1. 下列是有關程序、指令和數據關系的敘述，其中錯誤的是（ ）
A. 一個程序由若干條指令和所處理的數據組成
B. 指令和數據形式上沒有差別，都是一串0/1序列
C. 指令和數據不能放在同一個存儲中，必須分別存放在指令存儲器和數據存儲器中
D. 啟動程序前指令和數據都存放在外存中，啟動后才被裝入內存
解：答案C。指令與數據放在同一個存儲器中，只是取指令時取出的數據1/0組合是指令，在執行指令的時候從存儲器里面時出來的是數據。D中CPU中能訪問內存，不能直接訪問外存（需要I/O接口，OS去控制I/O接口）
2. 以下關於馮·諾依曼計算機工作方式敘述中，錯誤的是（ ）
A. 計算機完成所有任務都必須執行相應的程序來完成
B. 某項任務用某語言（如C++）編號程序后，一旦被啟動，則馬上可調至主存直接執行
C. 程序執行時，CPU按指令地址自動按序到內存讀取指令並執行
D. 馮諾依曼計算機工作方式稱為“存儲程序”控制方式
解：答案B。C++是高級語言，需要進行編譯和鏈接生成機器語言
3. 下面有關反映計算機中存儲容量的計量單位的敘述，其中錯誤的是（ ）
A. 最小的計量單位是位（bit），表示一位“0”或“1”，一個字節為8位
B. 最基本的計量單位是字節（Byte），因而指令、數據和地址的長度都是8的倍數
C. 主存儲器的編址單位一般是字節的倍數
D. 主存容量為1KB，其含義是豬存儲器中能存放1000個字節的二進制信
解：答案D。1KB=1024B
4. 以下給出的措施對縮短程序的響應時間和提高系統的吞吐率各有什么影響？
（1）使用更快的處理器
（2）增加處理器的個數，使得不同的處理器同時處理不同的任務
（3）優化編譯生成的代碼使得程序執行的總時鍾周期數減少
（4）在CPU和主存之間增加Cache
解：這四個均能提高響應的時間吞吐量。（1）多CPU並行執行，吞吐量增加；（4）Cache高速緩存
5. 下列選項中，描述浮點操作速度指標是（ ）
A. MIPS
B. CPI
C. IPC
D. FLOPS
答案：D，CPI：時鍾周期數；MIPS：每秒執行指令的條數；IPC：CPI的倒數，能運行多少條CPI指令。
----------------------------------------------------------------------------------------------------------------------
1. PCI 1.0規范的數據線為32位，總線工作頻率位33.3MHz，此時總線帶寬約為（ ）
A. 33 MB/s
B. 133 MB/s
C. 266 MB/s
D. 533 MB/s
答案：32位相當於32根線，根據總線帶寬=總線頻率 * 總線寬度 / 8 可知，B為正確答案。
2. 增加總線帶寬手段很多，但以下（）不能提高總線帶寬
A. 采用信號線復用技術
B. 增加總線的時鍾頻率
C. 采用猝發傳送方式，允許一次次總線事務傳送多個數據
D. 增加數據線的寬度
答案：根據總線帶寬公式B、D正確，C可以傳送多個數據，而A的復用技術指數據和地址都可以用一根線傳輸，對帶寬沒有影響。
3. 下述不正確的是（）
A. 總線式一組共享的信息傳輸線
B. 系統總線中由地址、數據和控制三組傳輸線
C. 同步總線中一定有一根時鍾線，用於所有設備的定時
D. 系統總線始終由CPU控制和管理
答案：D，在高速狀態下由CPU控制，在低速狀態下由PCI 橋控制。
4. 三種集中式總線控制中，（）方式對電路故障最敏感
A. 鏈式查詢
B. 計數器定時查詢
C. 獨立請求
答案：A，獨立請求的效率式最高的。
----------------------------------------------------------------------------------------------------------------------
假設CPU有16跟地址引腳，8根數據引腳，並用MREQ作為訪存控制信號（低電平有效），用WR作讀/寫控制信號（低電平為寫，高電平為讀）。現有下列存儲芯片： 1k × 4位RAM、4k × 8位RAM、8k × 8位RAM、2k × 8位ROM、4k × 8位ROM、8k × 8位ROM，另外有74138譯碼器和各種門電路，要求最小 4k 為系統程序區，相鄰 8k 為用戶程序區
（1）寫出對應的二進制地址碼
（2）合理選用上述存儲芯片，說明各選幾片（1片 4K ×8bit ROM，片 4K ×8bit RAM）
（3）詳細畫出芯片片選邏輯
4k ： 0000 0000 0000 0000 ~0000 F F F
8k： 0001 0000 0000 0000 ~00001 F F F——> 第一個 4k ； 0010 0000 0000 0000 ~0010 F F F——> 第二個 4k
解析：如果選擇 4k × 8位RAM，與ROM的地址線數一樣，但選擇 8k × 8位RAM時一共有13根地址線，片選的時候會很麻煩。
----------------------------------------------------------------------------------------------------------------------
1. 假設 CPU 執行某段程序時，共訪問 Cache 命中 2000 次，訪問主存 50 次。已知 Cache 的存取周期為 50 ns，主存的存取周期 200 ns。求 Cache-主存系統的命中率，平均訪問時間和效率。（利用高速緩沖存儲中的知識解決問題）