1、板載時鍾配置。
ZC706有200MHz LVDS差分時鍾源SiT9102，作為ZYNQ系統參考時鍾。
COMMS5板子上有ADCLK846時鍾Buffer分路器作為AD9361的時鍾源，AD846雙路輸出，分別作為兩個AD9361的單端時鍾源。ADCLK846的輸入是1.8V有源晶振40MHz
2、復位。
位於板子正面右下角的用戶按鍵（SW7，SW8和SW9）可以作為用戶給予的FPGA邏輯復位。
3、調試接口。
在Vivado環境調試時，需要在Hardware Manager里面進行Open Target、Connect HW Server等操作。
先在板子上設定好JTAG BOOT模式，然后在Hardware Manager進行設備連接。這個步驟經常需要按鍵SW2和SW3進行ZYNQ PS復位操作，在Vivado連接不上板子時可以復位PS（拉低D21或B19引腳，分別對應板子SW2的PS_POR_B和SW3的PS_SRST_B和）來重新嘗試連接。
4、引腳供電和兼容配置。
FM-COMMS5板子上給9361的VDD_INTERFACE為1.8V，AD9361的CMOS模式需要VDD_INTERFACE在1.14V~2.625V之間，LVDS模式需要VDD_INTERFACE在1.71V~2.625V之間，所以AD9361可以工作在LVDS模式。對於ZC706的FPGA配置，ZYNQ7045內置LVDS終端負載，而ZC706對連接到FMC HPC和FMC LPC的引腳供電都是VADJ_FPGA，在UG954中Table 1-3說明了VADJ_FPGA是設定為2.5V的。
（1）VADJ_FPGA配置方案。
VADJ_FPGA是由可調電源芯片LMZ31506（U86）產生的，輸出電壓幅度是通過其43腳VADJ接電阻到地實現調整，這個輸出電壓設定電阻是通過模擬開關IDTQS3VH253（U66）連接設定電阻加微調控制完成的。從原理圖上得知這個設定電阻有三個選項，分別會產生2.5V，1.8V和3.3V的VADJ_FPGA，這個模擬開關還根據三檔輸出電壓，對LMZ31506的電源開關頻率進行相應調整。微調控制（TRIM）是電源監控器UCD90120A（U48）輸出的PWM波經RC濾波得到的微調電壓。
VADJ電阻的調整是選擇模擬開關的通道進而選擇設定電阻，模擬開關的控制信號是UCD90120A產生的，控制方法是用TI USB Interface Adaptor連接芯片的I2C/PMBus接口和主機，並且使用TI Fusion上位機軟件來進行全面的芯片配置。
（2）電平兼容性。
當VDD_INTERFACE供電域為1.8V，手冊上顯示AD9361在LVDS模式下的輸出電平是：共模1200mV，差分電壓大於150mV，對地電壓最大1375mV，最小1025mV。
對於ZYNQ7045，IO Bank供電為2.5V，需要采用LVDS_25電平，輸入電平容許范圍為：共模300mV~1500mV標稱1200mV，差分電壓100mV~600mV標稱350mV。
如此看來發端AD9361收端ZYNQ的LVDS信號可以正常工作。
ZYNQ7045在LVDS_25配置下的輸出電平為：共模1000mV~1450mV標稱1250mV，差分電壓247mV~600mV標稱350mV，對地電壓最大1675mV，最小700mV。
AD9361的LVDS輸入電平參數為：差分電壓幅度不低於100mV，對地電壓825mV~1575mV。
在標稱值情況下工作時，ZYNQ的LVDS輸出對地電壓最高可達1600mV，超出AD9361接收LVDS電平的最大值25mV，不過應該不影響正常工作。