SystemC是什么
首先， SystemC不是一門新的語言，而是基於C++開發的library；因此，你所熟悉的C++知識都可以在SystemC建模時使用；理論上來說，SystemC library和常見的boost庫沒有任何本質差別。此外，這也告訴我們只需一個支持C++的環境，我們就可以進行SystemC建模和仿真，無需任何其他工具，這相比其他軟硬件建模語言來說，所需環境極其簡單。
注：最常見的硬件描述語言Verilog，它的仿真需要仿真工具支持，如VCS、modelsim等，它們都是價格昂貴的EDA工具，且使用復雜。
其次，SystemC是由Accellera組織擁有的開源庫，它使用Apache 2.0開源協議；Apache2.0協議是一種對商業應用友好的許可，所以，不論用戶用之開發的產品是否商用，都可以放心使用，不用擔心侵權行為。
但是，SystemC是干什么用的呢？SystemC的命名已經表明了它的用途，它是一種系統建模語言；我們常常用系統來形容復雜的東西，一台電腦、一塊芯片、一個公司都可以稱之為一個系統。系統有很多特征，如模塊化、並行性、通信機制、規則下辦事等等。以電腦為例，CPU、GPU、內存、顯示器等都是一個個獨立的模塊，各自完成各自的任務；它們總是並行工作，同時又通過接口相互通信。如何為一個系統建模呢？原生的編程語言都是串行執行的，無法建模並行系統；即使你建模了一個系統，但最終都要在CPU上跑仿真，而CPU總是串行執行的。我們知道，硬件是大量並行運行單元的組合，必須能夠支持對並行操作的模擬；SystemC正是為此而生，為軟硬件系統建模提供了強有力的支持。
總結：SystemC是一個支持系統建模的開源的C++ library；
SystmeC的作用
現代的芯片總是包含硬件和軟件，軟件部分可以是固件或者驅動；芯片市場是一個充滿競爭的市場，幾乎所有的芯片公司對產品都有嚴格時間規划；如何讓產品盡快面市，如何減少產品bug幾乎是所有芯片公司都需要面對的難題。SystemC可以讓軟硬件並行開發，加快產品面市時間。
如下左圖所示，傳統的設計流程中在FPGA原型出來之前，硬件和軟件開發之間幾乎沒有交流；只有在經過漫長的“設計-驗證-綜合”流程后（一般幾個月），軟件才能在FPGA平台上測試自己的代碼，由於軟件設計時沒有平台測試，此時測試必然有很多錯誤，這種錯誤需要修改硬件或軟件，並重新迭代，這將浪費大量的時間。在計算機領域，有一個至理名言：越早發現bug，損失就越小。顯然，傳統的設計流程與此目標不符。
如下右圖所示，在軟硬件設計之前，先開發抽象SystemC模型（如TLM模型），然后硬件部門將此模型轉化為RTL，軟件部門在此模型上開發軟件。如此一來，軟硬件的任何錯誤都能盡早被發現並修改，大大節省了開發時間。
常見疑問1：開發SystemC模型不也增加了設計流程時間嗎？
答：是的，開發SystemC模型確實需要時間；不過由於C++是高級語言，而且這里的模型不需要精確到clock級別，只需要達到TLM級別，所以開發難度相比與硬件設計驗證和軟件開發來說非常低，所耗時也是可以忽略的。
常見問題2：為什么不在RTL上開發軟件呢？
答：首先，等到一個能運行的RTL出來需要很長的時間；其次，RTL的仿真速度比TLM模型速度慢至少100x倍；所以RTL平台開發軟件是不現實的。
其實SystemC的用途遠不止如此，下面大致總結下SystemC的用途：
- 硬件架構探索，建立算法、性能模型；
- 驗證工程師作為參考模型（通過DPI接口調用）；
- 設計工程師將其作為design spec，設計RTL；
- 軟件工程師作為軟件開發的硬件模型；
- 使多種提前測試成為可能；
總結：SystemC模型在芯片前端流程中重用度非常高，幾乎可以作為各個部門（架構組，算法組，設計組，驗證組，軟件組）之間的橋梁，使得部門之間的溝通合作更加有效，大大增加工作效率。
幾種使用SystemC模型的靈活測試案例：
- 驗證人員可以提前搭建測試平台（使用SystemC model做DUT）；
在RTL可用之前，將SystemC model封裝於System Verilog內，然后作為DUT搭建測試平台，並編寫test cases。現在，如VCS等仿真軟件已經內置了對SystemC的支持，無需使用DPI接口，就能將SystemC模型封裝成System Verilog module。
- 混合仿真
按照上述方法搭建測試平台后，隨着一個個模塊或IP的RTL設計完成，逐漸用它們替換測試平台中相應的SystemC模型，然后運行測試用例，即可測試真實的RTL。
- 在FPGA平台上使用
雖然SystemC模型仿真速度要比RTL仿真快100x-1000x，但是依然沒有FPGA速度快；因此在FPGA平台穩定之后，在FPGA平台上繼續開發軟件會更加高效。不過FPGA平台昂貴，面積有限，想將整個SOC放進FPGA是不可能的，但是驅動開發往往需要整個SOC的平台，這時可以將SOC的SystemC模型中自己關注的IP模型替換成FPGA實現，其他部分依然使用SystemC模型。
SystemC的優勢
芯片設計前端的流程很長，和芯片前端相關的語言也很多，比如Verilog、VHDL、System Verilog、SystemC、Matlab、C/C++等等，但沒有一個語言能夠做到適合於整個前端流程，包括本文所說的SystemC也不行；每種語言都有適合使用的領域，只有在整個前端流程的不同節點上選擇最合適的語言工具，並加以整合，才能加速產品開發。
注：本圖引用自《SystemC: From the Groud Up》
如上圖所示，它顯示了各種語言工具適合使用的場所，其中：
- Verilog、VHDL主要用於RTL建模，並用來綜合生成數字電路；
- System Verilog吸收了Verilog，既能夠用於RTL建模，也能用於功能驗證，基於System Verilog開發的UVM更是現如今最流行的驗證方法學。
- Verie和e語言主要用於對ASIC進行功能驗證；
- SystemC則主要用於架構級建模、軟硬件建模、行為級建模；
- Matlab則主要用於算法設計、架構設計等。
我們熟知的Verilog/VHDL/System Verilog是最常見的硬件建模語言（更准確的說是硬件描述語言，即HDL），但是眾所周知，HDL的開發難度大、故障率高、運行速度慢、與軟件語言兼容性差，HDL用於開發RTL非常合適，但是用於抽象程度更高的建模就顯得難堪大任。
C++屬於高級語言，開發速度快、運行效率高（僅次於C）。考慮到幾乎所有的底層軟件都是用C/C++開發的，使用C++進行硬件建模，使得軟硬件可以在同一種語言開發，從而讓軟硬件協同仿真更加方便高效。
SystemC library
下圖是SystemC的框架圖； SystemC的底層是C++及其標准庫，當然也可包括其他的C++庫，如boost庫。
SystemC library包含多種功能，最核心的有如下幾項：
- SystemC內核
SystemC內核用於調度SystemC process，其功能和Verilog和VHDL仿真內核非常相似；如果你不了解Verilog仿真內核，也可以認為它和Linux內核相似，只不過比Linux內核簡單地多。
- SystemC process
SystemC process是由用戶定義的，用來模擬硬件和軟件的行為。Process是並行運行的，由SystemC內核調度執行。
- SystemC event
和Verilog仿真內核一樣，SystemC內核是事件驅動型內核，所以理解event非常重要；SystemC event是指在特定時間點發生的事件。
- SystemC module
SystemC module用於將建模對象模塊化、層次化；
- SystemC channel/interface/port/export
SystemC channel/interface/port/export用於實現模塊間的通信；
SystemC中文教程安排
我們將分成6個部分來討論SystemC，每個部分又包含2-6個課程。
第一部分 SystemC簡介
第二部分 SystemC Object和Module
第三部分 SystemC process
第四部分 SystemC通信
第五部分 SystemC其他
第六部分 TLM2.0簡介