ZYNQ block design警告：[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly.

前言

在Block design中引出AXI接口給外部，檢查設計告警如下：

[BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port.

在塊設計中，時鍾、復位、bus是分開的，需要把時鍾復位引出。

同時在時鍾管腳上關聯上引出的AXI名稱，否則vivado會告個警，但不解決應該也沒啥問題，只要相應的信號引出了的話。

參考文檔：

https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_3/ug994-vivado-ip-subsystems.pdf#page=104

https://forums.xilinx.com/t5/Design-Entry/About-warning-ASSOCIATED-BUSIF-bus-parameter-is-missing/m-p/809830#M14965

https://forums.xilinx.com/t5/Design-Entry/making-AXI-interface-a-external-port/m-p/465418#M5638

 

操作流程

雙擊下圖中的引出時鍾，出現左側界面，修改關聯bus為axi_lite4(引出的總線名字)。

 

 再檢查設計的合理性，可以看到不再報警告。

 

 

以上。