一.DesignWare是什么
摘自https://zhidao.baidu.com/question/473669077.html
DesignWare是SoC/ASIC設計者最鍾愛的設計IP庫和驗證IP庫。它包括一個獨立於工藝的、經驗證的、可綜合的虛擬微架構的元件集合，包括邏輯、算術、存儲和專用元件系列，超過140個模塊。DesignWare和 Design Compiler的結合可以極大地改進綜合的結果，並縮短設計周期。Synopsys在DesignWare中還融合了更復雜的商業IP（無需額外付費）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC結構仿真、AMBA總線控制器等IP模塊。
DesignWare中還包括一個巨大的仿真模型庫，其中包括170,000多種器件的代時序的功能級仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。還有總線(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的總線功能仿真模型包括ARM, MIPS, PowerPC等。
二.摘自http://www.eetop.cn/blog/html/46/553746-21633.html
引言：今天在論壇上看到有人困惑於synopsys designware的綜合。結合自己的理解，留下日志。
在RTL設計中，經常要用到一些標准的cell（單元），有一些很簡單，如普通的加法器，寄存器，常用的組合邏輯等等。這些一般的我們都直接用語言直接描述出來。但是對於一些復雜的邏輯功能，往往設計起來比較麻煩，或者自己設計出來的綜合后時序比較差。比如，超前進位加法器，全加器，乘法器（各種結構的乘法器），優先級編碼器等等。
雖然書本上有很多的關於這些邏輯功能的電路結構或者門組成結構。但是事實上，即使按照課本來做，綜合之后的電路，無論怎么樣優化，都不容易達到時序要求（比較高的時鍾情況下）。
所以，synopsys將這些標准的功能模塊，比較復雜，時序又不好解決的問題。幫我們設計人員解決了。synopsys公司技術人員，針對這些復雜的功能模塊，直接設計/優化最底層的版圖，將其中的延遲優化到最小，邏輯功能可以支持到速度更高的芯片。此舉可以免除很多設計人員的煩惱，當然人家也不是白做的，designware是要花錢購買的。
所以，designware在DC綜合的時候沒有多少優化的余地，因為DC調用的已經是designware的版圖。仿真的時候都是調用synopsys提供的designware仿真庫，是沒辦法綜合的。
最后，如果應用於FPGA中的話，綜合工具只有synplify_premier支持（據我所知）。其他工具是無法調用designware的