cache原理： https://www.cnblogs.com/mikewolf2002/p/10984976.html
cache的verilog實現
實現的cache是16k, 4way組相連cache，每個set是256 個cacheline，每個cacheline是16 byte，所以總的size是256*4*16=16k byte。
我們用23bit物理地址，如下圖所示，低4位位cacheline內部的字節地址，因為cacheline size是16byte，所以用4位表示，因為每個set是256個cacheline，所以index用8位表示，其余的12-22位為tag位。
因為
