quartus在線調試的方法

在Quartus II Version 7.2 Handbook Volume 3: Verification中的Section V. In-System Design Debugging里分5章介紹了5種方法:

1. Quick Design Debugging Using SignalProbe

信號探針方式不影響原有的設計功能和布局布線，

只是通過增加額外布線將需要觀察調試的信號連接到預先保留或者暫時不使用的I/O接口。

信號電平會隨布線有一定的延時，不適合於高速、大容量信號觀察調試，也不適合做板級時序分析。

它的優勢在於不影響原有設計，額外資源消耗幾乎為零，

調試中也不需要保持連接JTAG等其他線纜，

能夠最小化編譯或是重編譯的時間。

 

2. Design Debugging Using the SignalTap II Embedded Logic Analyzer

在線邏輯分析儀很大程度上可以替代昂貴的邏輯分析儀，為開發節約成本；

同時也為調試者省去了原本繁瑣的連線工作，而有些板級連接的外部設備很能觀察到的信號都能夠被輕松的捕獲。

如果對設計進行模塊的區域約束，也能夠最小化使用在線邏輯分析儀對設計帶來的影響。

在線邏輯分析儀的采樣存儲深度和寬度都在一定程度上受制於FPGA器件資源的大小。

使用該方式必須通過JTAG接口，

它的采樣頻率可以達到200MHz（若器件支持）以上，而不用像外部調試設備一樣擔心信號完整性問題。

 

3. Logic Analyzer Interface using external logic analyzers

邏輯分析儀接口針對於外部邏輯分析儀的。

調試者可以設置FPGA器件內部多個信號映射到一個預先保留或者暫時不使用的I/O接口上，

從而通過較少的I/O接口就能夠觀察FPGA內部的多組信號。

 

4. In-System Updating of Memory and Constants using In-System Memory Content Editor

在線存儲內容編輯是針對設計中例化的內嵌存儲器內容或常量的調試。

可以通過這種方式在線重寫或者讀出工程中的內嵌存儲器內容或常量。

對於某些應用可以通過在線更改存儲器內容后觀察響應來驗證設計，也可以在不同激勵下在線讀取當前存儲內容來驗證設計。

 

5. Design Debugging Using In-System Sources and Probes

這種方式是通過例化一個定制的寄存器鏈到FPGA器件內部。

這些寄存器鏈通過JTAG接口與Quartus II通信，

它又能夠驅動FPGA器件內部的某些輸入節點信號，采樣某些輸出節點信號。

這就使得調試者不用借助外部設備就能夠給FPGA添加激勵並觀察響應。

在這里方便的觀察FPGA內的寄存器的變化，甚至是可以實時的觀察其變化，

基本上用起來和外部接一個示波器或邏輯分析儀沒有區別了。

用起來相當的方便，只是一個簡單例化連接映射，重新編譯后就可以使用了。