一、DDR電源簡介
1. 電源 DDR的電源可以分為三類：
a、主電源VDD和VDDQ，主電源的要求是VDDQ=VDD，VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個電源使用。
有的芯片還有VDDL，是給DLL供電的，也和VDD使用同一電源即可。電源設計時，需要考慮電壓，電流是否滿足要求，電源的上電順序和電源的上電時間，單調性等。電源電壓的要求一般在±5%以內。電流需要根據使用的不同芯片，及芯片個數等進行計算。由於DDR的電流一般都比較大，所以PCB設計時，如果有一個完整的電源平面鋪到管腳上，是最理想的狀態，並且在電源入口加大電容儲能，每個管腳上加一個100nF~10nF的小電容濾波。
b、參考電源Vref，參考電源Vref要求跟隨VDDQ，並且Vref=VDDQ/2，所以可以使用電源芯片提供，也可以采用電阻分壓的方式得到。由於Vref一般電流較小，在幾個mA~幾十mA的數量級，所以用電阻分壓的方式，即節約成本，又能在布局上比較靈活，放置的離Vref管腳比較近，緊密的跟隨VDDQ電壓，所以建議使用此種方式。需要注意分壓用的電阻在100~10K均可，需要使用1%精度的電阻。 Vref參考電壓的每個管腳上需要加10nF的點容濾波，並且每個分壓電阻上也並聯一個電容較好。
Vref又分為Vrefca和Vrefdq：
Vrefca Supply Reference voltage for control, command, and address: Vrefca must be
maintained at all times (including self refresh) for proper device operation.
Vrefdq Supply Reference voltage for data: Vrefdq must be maintained at all times (excluding self
refresh) for proper device operation.
Layout設計：
c、用於匹配的電壓VTT(Tracking Termination Voltage)
VTT為匹配電阻上拉到的電源，VTT=VDDQ/2。DDR的設計中，根據拓撲結構的不同，有的設計使用不到VTT，如控制器帶的DDR器件比較少的情況下。如果使用VTT，則VTT的電流要求是比較大的，所以需要走線使用銅皮鋪過去。並且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用專門為DDR設計的產生VTT的電源芯片來滿足要求。而且，每個拉到VTT的電阻旁一般放一個10Nf~100nF的電容，整個VTT電路上需要有uF級大電容進行儲能。
在華為的設計中，在使用DDR顆粒的情況下，已經基本全部不使用VTT電源，全部采用電阻上下拉的戴維南匹配，只有在使用內存條的情況下才使用VTT電源。
一般情況下，DDR的數據線都是一驅一的拓撲結構，且DDR2和DDR3內部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到較好的信號質量。DDR2的地址和控制信號線如果是多負載的情況下，會有一驅多，並且內部沒有ODT，其拓撲結構為走T型的結構，所以常常需要使用VTT進行信號質量的匹配控制。
1.DDR3可以采用Fly-by方式走線：
一個DDR3設計案例，來分析對比采用高阻抗負載走線和采用主線和負載走線同阻抗兩種情況的差異。
如上圖，Case1采用的是從內層控制器到各個SDRAM均為50ohm的阻抗設計。Case2則采用了主線40ohm,負載線60ohm的設計。對此通過仿真工具進行對比分析。
從以上仿真波形可以看出，使用較高阻抗負載走線的Case2在信號質量上明顯優於分支主線都采用同一種阻抗的Case1設計。而且對靠近驅動端的負載影響最大，遠離驅動端的最末端的負載影響較小。這個正是前面所分析到的，負載的分布電容導致了負載線部分的阻抗降低，如果采用主線和負載線同阻抗設計，反而導致了阻抗不連續的發生。把負載走線設計為較高的阻抗，用於平衡負載引入的分布電容，從而可以達到整條走線阻抗平衡的目的。
通過提高負載走線阻抗來平衡負載電容的做法，其實在以往的菊花鏈設計中是經常用到的方法。DDR3稱這種拓撲為fly-by，其實是有一定的含義的，意在強調負載stub走線足夠的短。
2. 時鍾
DDR的時鍾為差分走線，一般使用終端並聯100歐姆的匹配方式，差分走線差分對控制阻抗為100ohm，單端線50ohm。需要注意的是，差分線也可以使用串聯匹配，使用串聯匹配的好處是可以控制差分信號的上升沿緩度，對EMI可能會有一定的作用。
3. 數據和DQS
DQS信號相當於數據信號的參考時鍾，它在走線時需要保持和CLK信號保持等長。DQS在DDR2以下為單端信號，DDR2可作為差分信號，也可做單端，做單端時需要將DQS-接地，而DDR3為差分信號，需要走線100ohm差分線。由於內部有ODT，所以DQS不需要終端並聯100ohm電阻。每8bit數據信號對應一組DQS信號。
DQS信號在走線時需要與同組的DQS信號保持等長，控制單端50ohm的阻抗。在寫數據時,DQ和DQS的中間對齊，在讀數據時，DQ和DQS的邊沿對齊。DQ信號多為一驅一，並且DDR2和DDR3有內部的ODT匹配，所以一般在進行串聯匹配就可以了。
4. 地址和控制
地址和控制信號速度沒有DQ的速度快，以時鍾的上升沿為依據采樣，所以需要與時鍾走線保持等長。但如果使用多片DDR時，地址和控制信號為一驅多的關系，需要注意匹配方式是否適合。
5. PCB布局注意事項
對於DDR3的布局我們首先需要確認芯片支持FLY-BY菊花鏈拓撲結構還是T拓撲結構。
PCB布局時，需要把DDR顆粒盡量靠近DDR控制器放置。每個電源管腳需要放置一個濾波電容，整個電源上需要有10uF以上大電容放在電源入口的位置上。電源最好使用獨立的層鋪到管腳上去。串聯匹配的電阻最好放在源端，如果是雙向信號，那么要統一放在同一端。如果是一驅多的DDR匹配結構，VTT上拉電阻需要放在最遠端，注意芯片的排布需要平衡。下圖是幾種DDR的拓撲結構，首先，一驅二的情況下分為樹狀結構，菊花鏈和Fly-by結構，Fly-by是一種STUB很小的菊花鏈結構。DDR2和DDR3走菊花鏈結構都是比較適合的。走樹狀結構可以把兩片芯片貼在PCB的正反兩面，對貼減小分叉的長度。一驅多的DDR拓撲結構比較復雜，需要仔細進行仿真。
常規我們DDR3的布局滿足以下基本設計要求即可：
1.考慮BGA可維修性：BGA周邊器件5MM禁布，最小3MM。
2.DFM 可靠性：按照相關的工藝要求，布局時器件與器件間滿足DFM的間距要求；且考慮元件擺放的美觀性。
3.絕對等長是否滿足要求，相對長度是否容易實現：布局時需要確認長度限制，及時序要求，留有足夠的繞等長空間。
4.濾波電容、上拉電阻的位置等：濾波電容靠近各個PIN放置，儲能電容均勻放置在芯片周邊（在電源平面路徑上）；上拉電阻按要求放置(布線長度小於500mil）。
注意：如有提供DEMO板或是芯片手冊，請按照DEMO板或是芯片手冊的要求來做。
1.濾波電容的布局要求
電源設計是PCB設計的核心部分，電源是否穩定，紋波是否達到要求，都關系到CPU系統是否能正常工作。濾波電容的布局是電源的重要部分，遵循以下原則：
CPU端和DDR3顆粒端，每個引腳對應一個濾波電容，濾波電容盡可能靠近引腳放置。
線短而粗，回路盡量短；CPU和顆粒周邊均勻擺放一些儲能電容，DDR3顆粒每片至少有一個儲能電容。
DDR 正反貼的情況，電容離BGA 1MM，就近打孔；如可以跟PIN就近連接就連接在一起。
2.VREF電路布局
在DDR3中，VREF分成兩部分：
一個是為命令與地址信號服務的VREFCA；另一個是為數據總線服務的VREFDQ。
在布局時，VREFCA、VREFDQ的濾波電容及分壓電阻要分別靠近芯片的電源引腳，如圖3所示。
3.匹配電阻的布局
為了提高信號質量，地址、控制信號一般要求在源端或終端增加匹配電阻；數據可以通過調節ODT 來實現，所以一般建議不用加電阻。
布局時要注意電阻的擺放，到電阻端的走線長度對信號質量有影響。
布局原則如下：
對於源端匹配電阻靠近CPU（驅動）放，而對於並聯端接則靠近負載端（FLy-BY靠近最后一個DDR3顆粒的位置放置而T拓撲結構是靠近最大T點放置）
下圖是源端匹配電阻布局示意圖；
而對於終端VTT上拉電阻要放置在相應網絡的末端，即靠近最后一個DDR3顆粒的位置放置（T拓撲結構是靠近最大T點放置）；注意VTT上拉電阻到DDR3顆粒的走線越短越好；走線長度小於500mil；每個VTT上拉電阻對應放置一個VTT的濾波電容（最多兩個電阻共用一個電容）；VTT電源一般直接在元件面同層鋪銅來完成連接，所以放置濾波電容時需要兼顧兩方面，一方面要保證有一定的電源通道，另一方面濾波電容不能離上拉電阻太遠，以免影響濾波效果。
6. PCB布線注意事項
PCB布線時，單端走線走50ohm，差分走線走100ohm阻抗。
注意控制差分線等長±10mil以內，同組走線根據速度的要求也有不同，一般為±50mil。
控制和地址線及DQS線和時鍾等長，DQ數據線和同組的DQS線等長。
注意時鍾及DQS和其他的信號要分開3W以上距離。
組間信號也要拉開至少3W寬的距離。
同一組信號最好在同一層布線。
盡量減少過孔的數目。
7. EMI問題
DDR由於其速度快，訪問頻繁，所以在許多設計中需要考慮其對外的干擾性，在設計時需要注意一下幾點
原理有性能指標要求的，易受干擾的電路模塊和信號，如模擬信號，射頻信號，時鍾信號等，防止DDR對其干擾，影響指標。
DDR的電源和不要與其他易受干擾的電源模塊使用同一電源，如必須使用同一電源，要注意使用電感、磁珠或電容進行濾波隔離處理。
在時鍾及DQS信號線上，預留一些可以增加的串聯電阻和並聯電容的位置，在EMI超出標准時，在信號完整性允許的范圍內增大串聯電阻或對地電容，使其信號上升延變緩，減少對外的輻射。
進行屏蔽處理，使用金屬外殼的屏蔽結構，屏蔽對外輻射。
注意保持地的完整性。
8. 測試方法
注意示波器的探頭和示波器本身的帶寬能夠滿足測試要求。
測試點的選擇要注意選到盡量靠近信號的接受端。
由於DDR信令比較復雜，因此為了能快速測試、調試和解決信號上的問題，我們希望能簡單地分離讀/寫比特。此時，最常用的是通過眼圖分析來幫助檢查DDR信號是否滿足電壓、定時和抖動方面的要求。
觸發模式的設置有幾種，首先可以利用前導寬度觸發器分離讀/寫信號。根據JEDEC規范，讀前導的寬度為0.9到1.1個時鍾周期，而寫前導的寬度規定為大於0.35個時鍾周期，沒有上限。第二種觸發方式是利用更大的信號幅度觸發方法分離讀/寫信號。通常，讀/寫信號的信號幅度是不同的，因此我們可以通過在更大的信號幅度上觸發示波器來實現兩者的分離。
測試中要注意信號的幅度，時鍾的頻率，差分時鍾的交叉點，上升沿是否單調，過沖等。
時序中最重要，最需要注意的就是建立時間和保持時間。
二、拉電流source和灌電流sink
2.1 拉電流灌電流名詞解釋
一個重要的前提：灌電流和拉電流是針對端口而言的，而且都是針對IC的輸出端口。名詞解釋——灌：注入、填充，由外向內、由虛而實。渴了，來一大杯鮮榨橙汁，一飲而盡，飽了，這叫“灌”。 灌電流（sink current） ，對一個端口而言，如果電流方向是向其內部流動的則是“灌電流”，比如一個IO通過一個電阻和一個LED連接至VCC，當該IO輸出為邏輯0時能不能點亮LED，去查該器件手冊中sink current參數。名詞解釋——拉：流出、排空，由內向外，由實而虛。一大杯鮮橙汁喝了，過會兒，憋的慌，趕緊找衛生間，一陣“大雨”，舒坦了，這叫“拉”。拉電流（sourcing current），對一個端口而言，如果電流方向是向其外部流動的則是“拉電流”，比如一個IO通過一個電阻和一個LED連至GND，當該IO輸出為邏輯1時能不能點亮LED，去查該器件手冊中sourcing current參數。
2.2 概念
拉電流和灌電流是衡量電路輸出驅動能力（注意：拉、灌都是對輸出端而言的，所以是驅動能力）的參數，這種說法一般用在數字電路中。這里首先要說明，芯片手冊中的拉、灌電流是一個參數值，是芯片在實際電路中允許輸出端拉、灌電流的上限值（允許最大值）。而下面要講的這個概念是電路中的實際值。由於數字電路的輸出只有高、低（0，1）兩種電平值，高電平輸出時，一般是輸出端對負載提供電流，其提供電流的數值叫“拉電流”；低電平輸出時，一般是輸出端要吸收負載的電流，其吸收電流的數值叫“灌（入）電流”。
對於輸入電流的器件而言：灌入電流和吸收電流都是輸入的，灌入電流是被動的，吸收電流是主動的。 如果外部電流通過芯片引腳向芯片內‘流入’稱為灌電流（被灌入）；反之如果內部電流通過芯片引腳從芯片內‘流出’稱為拉電流（被拉出）
2.3 為什么能夠衡量輸出驅動能力
當邏輯門輸出端是低電平時，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。由三極管輸出特性曲線也可以看出，灌電流越大，飽和壓降越大，低電平越大。然而，邏輯門的低電平是有一定限制的，它有一個最大值UOLMAX。在邏輯門工作時，不允許超過這個數值，TTL邏輯門的規范規定UOLMAX ≤0.4～0.5V。所以，灌電流有一個上限。
當邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出，這個電流稱為拉電流。拉電流越大，輸出端的高電平就越低。這是因為輸出級三極管是有內阻的，內阻上的電壓降會使輸出電壓下降。拉電流越大，輸出端的高電平越低。然而，邏輯門的高電平是有一定限制的，它有一個最小值UOHMIN。在邏輯門工作時，不允許超過這個數值，TTL邏輯門的規范規定UOHMIN ≥2.4V。所以，拉電流也有一個上限。
可見，輸出端的拉電流和灌電流都有一個上限，否則高電平輸出時，拉電流會使輸出電平低於UOHMIN；低電平輸出時，灌電流會使輸出電平高於UOLMAX。所以，拉電流與灌電流反映了輸出驅動能力。（芯片的拉、灌電流參數值越大，意味着該芯片可以接更多的負載，因為，例如灌電流是負載給的，負載越多，被灌入的電流越大）
由於高電平輸入電流很小，在微安級，一般可以不必考慮，低電平電流較大，在毫安級。所以，往往低電平的灌電流不超標就不會有問題。用扇出系數來說明邏輯門來驅動同類門的能力，扇出系數No是低電平最大輸出電流和低電平最大輸入電流的比值。 在集成電路中， 吸電流、拉電流輸出和灌電流輸出是一個很重要的概念。 拉即泄，主動輸出電流，是從輸出口輸出電流。灌即充，被動輸入電流，是從輸出端口流入吸則是主動吸入電流，是從輸入端口流入吸電流和灌電流就是從芯片外電路通過引腳流入芯片內的電流,區別在於吸收電流是主動的，從芯片輸入端流入的叫吸收電流。灌入電流是被動的,從輸出端流入的叫灌入電流。
拉電流是數字電路輸出高電平給負載提供的輸出電流，灌電流時輸出低電平是外部給數字電路的輸入電流，它們實際就是輸入、輸出電流能力。吸收電流是對輸入端（輸入端吸入）而言的；而拉電流（輸出端流出）和灌電流（輸出端被灌入）是相對輸出端而言的。
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