RiscV官方文檔規范：https://riscv.org/specifications/
Risc-V文檔包括：非特權指令集架構(最早稱作用戶層指令集架構)文檔和特權指令集架構文檔，下面這兩個文件的官網鏈接。
一些有用的文檔，論壇和開源rtl實施鏈接：
蜂鳥e203 riscv：https://github.com/SI-RISCV/e200_opensource
RISCY is an in-order 4-stage RISC-V RV32IMFCXpulp CPU：https://github.com/pulp-platform/riscv
Risc-V中文手冊：http://crva.io/documents/RISC-V-Reader-Chinese-v2p1.pdf
芯來公司的Risc-V論壇：https://bbs.nucleisys.com/
《手把手教你設計CPU：RISC-V處理器篇》《RISC-V架構與嵌入式開發快速入門》《computer architecture a quantitative approach 6th》《Computer Organization and Design RISC-V Edition The Hardware Software Interface》Risc-V的指令集是模塊化的，非特權指令集主要包括以下模塊，其中有些模塊已經正式被RiscV基金會批准生效。有些模塊是凍結狀態，有些模塊仍然是草案，還在討論之中。
基礎模塊：
RVWMO, V2.0, 批准(Ratified): RiscV內存一致性模型。
RV32I, V2.1, 批准(Ratified): 基礎的32位整數指令集，32位地址空間，寄存器是32位。
RV64I，V2.1，批准(Ratified): 基礎的64位整數指令集，64位地址空間，寄存器是64位。
RV32E, V1.9, 草案(Draft): 嵌入式架構，僅有16個整數寄存器。
RV128I，V1.7，草案(Draft): 基礎的的128位整數指令集，支持128位地址空間。
擴展模塊：
ZiFencei，V2.0，批准(Ratified): Instruction-Fetch Fence。
Zicsr, V2.0, 批准(Ratified): 控制和狀體寄存器指令。
M, V2.0, 批准(Ratified): 支持乘法和除法指令。
A，V2.0，凍結(Freeze): 支持原子操作指令和Load-Reserved/store-Conditional指令。
F，V2.2，批准(Ratified): 單精度浮點指令。
D，V2.2，批准(Ratified): 雙精度浮點指令。
Q，V2.2，批准(Ratified): 四精度浮點指令。
C，V2.0，批准(Ratified): 支持編碼長度為16的壓縮指令。
Ztso, V0.1, 凍結(Freeze): Total Store ordering。
Counters, V2.0, 草案(Draft): 性能統計Counters
L，V0.0， 草案(Draft): 十進制浮點數，IEEE754-2008。
B，V0.0，草案(Draft): 位操作指令。
J，V0.0, 草案(Draft): 支持動態轉化語言。
T，V0.0，草案(Draft): transactional memory operations。
P，V0.2，草案(Draft): Packed-SIMD Instructions。
V，V0.2，草案(Draft): 向量操作指令。
N，V1.1，草案(Draft): 用戶層的終端和異常指令。
Zam，V0.1，草案(Draft): 非對齊的原子指令。
本文檔的主要內容：
1. Riscv簡要概括
2. Riscv整數指令集 RV32I V2.1
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