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1.對於同步fifo，每100個cycle可以寫入80個數據，每10個cycle可以讀出8個數據，fifo的深度至少為？
寫時鍾頻率 w_clk, 讀時鍾頻率 r_clk, 寫時鍾周期里，每B個時鍾周期會有A個數據寫入FIFO 讀時鍾周期里，每Y個時鍾周期會有X個數據讀出FIFO 則，FIFO的最小深度是？ 計算公式如下： fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk 例舉說明： 如果100個寫時鍾周期可以寫入80個數據，10個讀時鍾可以讀出8個數據。令wclk＝rclk ，考慮背靠背（20個clk不發數據＋80clk發數據＋80clk發數據＋20個clk不發數據的200個clk）代入公式可計算FIFO的深度 fifo_depth = 160-160X（80%）=160-128= 32 拓展：
如果令wclk＝200mhz，改為100個wclk里寫入40個，rclk＝100mhz，10個rclk里讀出8個。那么fifo深度為48 計算如下fifo_depth =80-80X（80%）X(100/200)=80-32=48
2.如果只使用2選1mux完成異或邏輯，至少需要幾個mux？
一開始想到的答案如下，需要3個，未詳加驗證：
后來經人指正發現確實不太對，糾正為至少需要兩個，如下圖：
3.在對信號采樣過程之前抗混濾波,其作用是什么?它選用何種濾波器?其截止頻率如何確定?
根據“奈奎斯特采樣定律”：在對模擬信號進行離散化時,采樣頻率f2至少應2倍於被分析的信號的最高頻率f1,即：f2≥2 f1；否則可能出現因采樣頻率不夠高,模擬信號中的高頻信號折疊到低頻段,出現虛假頻率成分的現象 但工程測量中采樣頻率不可能無限高也不需要無限高,因為我們一般只關心一定頻率范圍內的信號成份.
為解決頻率混疊,在對模擬信號進行離散化采集前,采用低通濾波器濾除高於1/2采樣頻率的頻率成份.實際儀器設計中,這個低通濾波器的截止頻率(fc) 為： 截止頻率（fc）= 采樣頻率（fz） / 2．56
4.線與邏輯
線與邏輯是兩個輸出信號相連可以實現“與”的功能，可以用OC或OD門來實現，需要在輸出端加一個上拉電阻。
5.將二輸入的與非門當非門使用時，另一端的接法應該是
二輸入與非門的真值表如下： 非門的真值表如下：
假設現在A端為非門的輸入，F為輸出。A=0時，B端任意高低電平，F都為1；A=1時，B只有等於1,即接高電平，F才等於1。
所以，最終接法如下：（另一端B接高電平）
6.屬於高速串行接口的是
PCIE,USB,SPI,RapidIO；（abcd）
7.關於芯片啟動時初始化代碼在調到main函數之前會執行的操作
8.Verilog HDL中哪些結構是不可綜合的
（1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有綜合工具都不支持的結構：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的結構：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
9.關於時序設計和異步設計的描述
10.代碼覆蓋率
包括語句覆蓋，判定覆蓋，條件覆蓋，路徑覆蓋；
11.面積和速度優化
面積優化：資源共享，邏輯復制，串行化；
速度優化：流水線，關鍵路徑法，寄存器配平；
12.關於正則表達式中的計數符和通用字符集進行搜索匹配
13.時序檢查中對異步復位電路的時序分析叫做（）和（）？
這個題做的讓人有點懵，我知道異步復位電路一般需要做異步復位、同步釋放處理，但不知道這里問的啥意思。
這個經指點，應該是恢復時間檢查和移除時間檢查。
后面能記起來的就是問了一個關於FPGA內部資源包括哪些及其作用，一個通關序列發生器畫Moore狀態機，還有一個關於系統最大頻率計算的。