- 本文為物理綜合面試系列(16篇)的最后一篇文章,皆在給學員提供一個檢驗自己物理綜合水平的平台和環境.
- 本文針對設計中常見的時序現象,精心設計了電路.意在通過電路的實現,體現給大家正確的設計方法和ASIC流程
- 本電路充分考慮到了國內目前的ASIC水平,難度偏難,請大家根據自己的目標合理選擇方法和策略
- 本電路的代碼及實現方法,滿足從RTL到GDS2的設計需求
- 本電路的物理實現,涉及DC,DFT,MBIST,EDT,PT,ICC等相關內容,可以視為成熟設計的具體物理實現
- 歡迎大家積極參與,並對本案例的實現提供寶貴的建議
- 希望對大家的面試和工作有幫助
項目介紹
- 采用國內主流工藝:0.18um
- Clk要求功能模式滿足180MhHz(取決於DC策略及ICC實現方法,做的頻率越高越好)
- DIV/MUL相關部分指令,滿足2 cycles要求
- Edt_channels=8
- 64 scan chains
- 具備DFT能力(滿足掃描鏈插入,EDT壓縮,存在MBIST電路)
- 滿足DFT設計中DFV相關部分要求(針對DFT學員,要求提供相關DFT報告)
- 針對APR,要求合理配置電源系統,滿足功耗優化和IR-DROP在合理范圍（針對APR部分，請添加xgcl_wei私聊索取物理數據）
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