AND ---與門；OR --- 或門；INV --- 非門；NAND --- 與非門；NOR --- 或非門；XOR --- 異或門；XNOR ---同或門；MUX --- 數據選擇器；
1.使用一個inv和一個二選一mux實現 異或。
module xor_rill ( input a, input b, output z ); assign z = a?(~b):b; endmodule
2. 三態門（常用於inout端口）。
3. 用波形表示D觸發器的功能
4. 亞穩態
4.1 何為亞穩態
（1）在時鍾上升沿時，D在發生變化，如果D input輸出為1則
；
（2）在時鍾上升沿時，D在發生變化，如果D input輸出為0則
；
（3）在時鍾上升沿時，D在發生變化，在中間思考跳轉很久，但不知道Dinput跳到0還是1（此狀態出現概率非常低，但會出現）到下一個時鍾還沒有思考好是0還是1，沒有出現穩定狀態，這就是亞穩態 
；
4.2 危害 ：會導致掛死，除了復位，完全不能工作。
4.3 什么時候會出現
（1）時序不滿足
（2）異步接口或跨時鍾域信號
4.4如何解決
（1）單比特信號
（2）多比特信號
（3）多比特，但數據流小，用fifo不划算，使用使能信號
5. 用邏輯門和CMOS電路實現 ab + cd
（1）首先給出CMOS構成的與非門電路
（2）用與非門實現邏輯ab+cd
這里化簡的時候用到了反演律~(a&b) = ~a | ~b;
6. 給了reg的setup,hold時間，求中間組合邏輯的delay范圍
假設時鍾周期為period，則：
Delay < period - setup – hold
7. 用 D 觸發器實現 2 倍分頻的邏輯電路
8.用D觸發器做個4進制的計數器
9.請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖 (數據接口、控制接口、鎖存器 /緩沖器)
10. 時鍾周期為 T，觸發器 D1 的建立時間最大為 T1max，最小為 T1min。組合邏 輯電路最大延遲為 T2max，最小為 T2min。問，觸發器 D2 的建立時間 T3 和保 持時間 T4 應滿足什么條件
11. 給出某個一般時序電路的圖，有 Tsetup、Tdelay、 Tck->q，還有 clock 的 delay， 寫出決定最大時鍾的因素，同時給出表達式
T+Tclkdealy>Tsetup+Tco+Tdelay ；
12. 畫出 CMOS 電路的晶體管級電路圖，實現 Y=A*B+C(D+E)
帶入非門和與非門：
13. 利用 4 選 1 數據選擇器實現 F(x,y,z)=xz+yz’
14. 用邏輯門畫出 D 觸發器
15. A、 B、C、 D、E 進行投票，多數服從少數，輸出是 F(也就是如果 A、B 、C、D 、E 中 1 的個數比 0 多，那么 F 輸出為 1 ，否則 F 為 0) ，用與非門實現，輸入 數目沒有限制
記 A 贊成時 A=1，反對時 A=0 ；B 贊成時 A=1，反對時 B=0 ；C、 D、E 亦 是如此。由於共 5 人投票且少數服從多數，因此只要有三人投贊成票即可，其他人的投票結果並不需要考慮。基於以上分析，下圖給出用與非門實現的電路：
16. 實現 N 位 Johnson Counter，N=5
