xilinx fpga中塊ram的使用——簡單雙端口ram的使用

在簡單雙端口ram中最簡單有9個端口：分別是

clka  為輸入端口的時鍾
wea  讀寫控制端，高為寫，低為讀
addra 寫地址
dina  待寫入的數據
clkb 為輸出端口的時鍾的
addrb 讀地址
doutb 讀出的數據

在ip核中還可以加入ena/enb端口，這兩個端口的作用是控制相應寫入和讀出端口的數據，為高是正常寫入或讀出，為低時寫入為0，讀出為0。

也可以加入復位端口rst，不過復位有兩種優先級CE和SR，選擇CE時，rst的優先級低於ENA的優先級；選擇SR時，rst的優先級高於ENA的優先級。

還可以選擇復位的方式，同步還是異步，一般選擇同步。

端口介紹完后，就開始使用雙端口ram，工作方式是：可以寫入也可以預先用coe文件存入數據，寫入數據后就可以讀取數據了 ，這里的讀取數據和rom的相同，寫入地址是多少，就去讀取相應地址的數據。

雙端口ram和單端口的ram不同，單端口的ram讀取數據方式是，寫入數據的下一個時鍾自動輸出數據，僅可用於流水線式數據處理。

這里寫了一個簡單雙端口的ram測試代碼

`timescale 1ns / 1ps
`define clk_period 20
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   11:39:21 06/04/2018
// Design Name:   ram
// Module Name:   E:/digital image processing/finial_code/ram_test/testbench/ram_tb.v
// Project Name:  ram_test
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: ram
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module ram_tb;

    // Inputs
    reg clka;
    reg ena;
    reg [0:0] wea;
    reg [3:0] addra;
    reg [7:0] dina;
    reg clkb;
    reg enb;
    reg [3:0] addrb;
  reg clk;

    // Outputs
    wire [7:0] doutb;

    // Instantiate the Unit Under Test (UUT)
    ram uut (
        .clka(clk), 
        .ena(ena),
        .wea(wea), 
        .addra(addra), 
        .dina(dina), 
        .clkb(clk), 
    .enb(enb),
        .addrb(addrb), 
        .doutb(doutb)
    );
    integer i;
  initial clk = 1;
  always #(`clk_period/2)clk = ~clk;
    initial begin
        // Initialize Inputs
  ena = 1;
  enb = 1;
    wea = 0;
    dina = 0;
    addra = 0;
    addrb = 0;
    #(`clk_period*20 +1 );
    for (i=0;i<=15;i=i+1)begin
            wea = 1;   
            dina = 255 - i;
            addra = i;
            #`clk_period;
        end
    wea = 0;
    #(`clk_period*20);
    /*for (i=0;i<=15;i=i+1)begin     
            addrb = i;
            #`clk_period;
        end    */
        addrb = 4;
      #`clk_period;
      addrb = 2;
      #`clk_period;
      addrb = 10;
      #`clk_period;
    
        // Wait 100 ns for global reset to finish
        #100;
        
        // Add stimulus here

    end
      
endmodule

modelsim的仿真結果為：