前仿真
后仿真
時序（綜合后）仿真
時序仿真將時延考慮進去，包括綜合后產生的（與、或、非）門時延，還有布局布線產生的時延。
綜合（Synthesize），就是將HDL語言設計輸入翻譯成由與、或、非門和RAM、觸發器等邏輯單元組成的網表。綜合后可生成綜合后仿真模型（Generate Post-Synthesis Simulation Model）。
綜合后，進行ISE的實現（Implement），包括翻譯、映射、布局布線。在這三個過程中都可以生成一個仿真模型(翻譯和映射不會產生延時，因此常用布局布線后產生的仿真模型進行時序仿真)
進行綜合：雙擊 Synthesize – XST ，想生成 Post-Synthesis Simulation Model，雙擊Generate Post-Synthesis Simulation Model即可，會在工程文件夾下生成netgen\synthesis\count4_synthesis.v等文件
進行實現：雙擊 Implement Design ，完成后，雙擊Generate Post-Place & Route Simulation Model.。生成布局布線后仿真模型。
切換到 Simulation ,選中Post-route。
（4）、然后選test bench文件，雙擊下面的Simulate Post-Place&Route Model，啟動modelsim。
在modelsim中觀察仿真波形。可以看到輸出有明顯的延時。