關於verilog的有符號數與無符號數的轉換


使用$signed()和$unsigned進行有符號數與無符號數的轉換
reg [7:0] regA, regB;
reg signed [7:0] regS;
regA = $unsigned(-4); // regA = 8'b11111100
regB = $unsigned(-4'sd4); // regB = 8'b00001100
regS = $signed (4'b1100); // regS = -4


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