一：存儲器
1：存儲器分類
2：RAM（random access memory 隨機存取存儲器）
隨機存取，易失性，高訪問速度，對靜電敏感；隨機是指數據不是線性依次存儲，而是自由指定地址進行數據讀寫。
RAM與ROM最大的區別是，RAM在斷電以后保存在上面的數據會自動消失，而ROM不會。
3：SRAM（靜態RAM）
不要刷新，只要不掉電，數據可以一直保存，存取速度快，但結構復雜，價格昂貴，CPU的緩存用的就是SRAM
4：DRAM（動態RAM）
需要不斷刷新，存取速度相對SRAM較慢
5：SDRAM（同步動態RAM）
同步指工作時需要同步時鍾，內部的命令的發送與數據的傳輸都以它為標准
6：DDR SDRAM（雙倍率同步動態RAM）
在SDRAM內存基礎上發展而來，仍然沿用SDRAM生產體系；SDRAM在一個時鍾周期的上升沿傳輸一次數據，DDR在時鍾的上升期與下降期各傳輸一次數據。
二：SDRAM
1：物理Bank（P-Bank），意為通道
P-Bank就是內存總線的數據位寬，CPU數據總線的位寬
2：芯片位寬
一般芯片的位寬較小，為了組成P-Bank所需的位寬，需要多顆芯片並聯工作。
P-Bank = 芯片位寬*芯片存儲單元總個數*芯片數量
3：邏輯Bank（L-Bank）：一個芯片上有多個L-Bank，目前一般是4個
行列表示
存儲單元數量 = 行數 *列數 * L-Bank的數量
比如8M*8，這是一個8bit位寬的芯片，有8M個存儲單元，總容量是64Mbit
4：128Mbit芯片的引腳
5：基本操作與時序
5.1：芯片初始化（MRS）
設定BL數值，讀寫操作模式（突發與否），突發傳輸模式（順序傳輸，交錯傳輸）
5.2：行選址（Row），使之處於活動狀態
片選與L-Bank的定址同時進行，RAS（行地址選通脈沖）也處於有效狀態。此時An地址線則發送具體的行地址
5.3：列選址與讀寫命令
列尋址地址線與行尋址地址線共用，但CAS可以區分行與列尋址的不同。
列選址時，CAS（列地址選通脈沖）與RAS命令之間必須有一個間隔，間隔為tRCD，可以理解為行選通周期，一般以時鍾周期為單位，比如tRCD=2，代表延遲周期為兩個時鍾周期。
讀寫命令與列尋址信號同時發出，WE#無效時，為讀取命令。
5.4：讀操作
數據通過數據IO通道（DQ）輸出到內存總線上；
CAS瞬間到達存儲單元，但存儲體中晶體管的反應時間會造成數據不可能與CAS在一個上升沿觸發；從CAS與讀取命令發出的第一筆數據輸出的時間稱為CL（CAS潛伏期），是時鍾周期數。
數據在數據總線上，輸出之前要經過S-AMP通道對數據進行放大，這段時間稱為tAC；tAC的時間包括在CL時間內。如下圖
5.5：寫操作
寫入的操作也是在tRCD后，但此時沒有CL；WE#此時為有效狀態。
寫操作的寫入數據可以與CAS同時發送，也就是說寫入延遲為0。但是選通三極管與電容充電必須有一段時間，所以真正的寫入需要一定周期：tWR，這個操作也被稱為寫回。
5.6：突發長（burst）：同一行相鄰的存儲單元連續進行
突發傳輸技術產生原因：當要連續讀寫時，對當前存儲單元的下一個單元尋址，不斷發送讀寫命令與列尋址命令（行地址不變），占用大量內存控制資源。所以burst技術應運而生。
burst技術只要指定起始列地址與突發長度，內存就會依次自動對后面相應數量的存儲單元進行讀寫操作而不再需要控制器連續地提供列地址。
BL的數值，不能隨便設置，在MRS階段就要對BL設置，一般是定死的，常見設置為4和8。
5.7：預充電
對一行讀寫操作后，關閉現有工作行，准備打開新行的操作就是預充電。
在發出預充電命令后，要經過一段時間才能允許發送RAS行有效命令打開新的工作行，這個間隔稱為tRP（precharge period）
5.8：刷新
DRAM要不斷進行刷新才能保留住數據。
預充電是對一個或所有L-Bank中的工作行操作，並且是不定期的，有固定周期（64ms）；刷新過程中，所有L-Bank都停止工作，等待刷新結束后，才能進入正常的工作狀態。
5.9：數據掩碼
為了屏蔽不需要的數據，采用數據掩碼（DQM）技術；
在讀取時，被屏蔽的數據仍然會從存儲體中傳出，只是在“掩碼邏輯單元”處被屏蔽。
三：DDR
1:基本原理
從中可以看出多了兩個信號：CLK#與DQS，CLK#與正常CLK時鍾相位相反，形成差分時鍾信號。而數據的傳輸在CLK與CLK#的交叉點進行，可見CLK的上升沿與下降沿都有數據觸發。
工作原理：在讀取時，L-Bank在內部時鍾信號的觸發下一次傳送8bit的數據給讀取鎖存器，再分成兩路4bit數據傳給復用器，由后者將它們合並為一路4bit數據流，
然后由發送器在DQS 的控制下在外部時鍾上升與下降沿分兩次傳輸4bit 的數據給主芯片。這樣，如果時鍾頻率為100MHz，那么在I/O 端口處，由於是上下沿觸發，那么就是傳輸頻率就是200MHz。
2：差分時鍾
由於數據是在CK 的上下沿觸發，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩定以確保數據的正確傳輸，這就要求CK 的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發生變化，此時與其反相的 CK#就起到糾正的作用（CK 上升快下降慢，CK#則是上升慢下降快。
3：數據選取脈沖（DQS）
DQS 是DDR SDRAM 中的重要功能，它的功能主要用來在一個時鍾周期內准確的區分出每個傳輸周期，並便於接收方准確接收數據。每一顆芯片都有一個DQS 信號線，它是雙向的，在寫入時它用來傳送由北橋發來的DQS 信號，讀取時，則由芯片生成DQS 向北橋發送。完全可以說，它就是數據的同步信號。
4：寫入延時
在發出寫入命令后，DQS與寫入數據要等一段時間才能送達，這個周期被稱為DQS相對於寫入命令的延遲時間（tDQSS）
5：突發長度與寫入掩碼