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需求說明：Cadence基本知識
內容 ：第一部分 PCB設計之3W原則
第二部分 PCB設計之3W原則與20H原則圖示
第三部分 3W原則的實質詳解
來自 ：時間的詩
第一部分 PCB設計之3W原則
原文:http://www.mr-wu.cn/3w-rule-pcb-design/
在PCB設計中為了減少線間串擾，應保證線間距足夠大，當線中心間距不少於3倍線寬時，則可保持大部分電場不互相干擾，這就是3W規則。如下圖所示。
滿足3W原則能使信號間的串擾減少70%，而滿足10W則能使信號間的串擾減少近98%.
3W原則雖然易記，但要強調一點，這個原則成立是有先前條件的。從串擾成因的物理意義考量，要有效防止串擾，該間距與疊層高度、導線線寬相關。對於四層板，走線與參考平面高度距離(5~10mils)，3W是夠了；但兩層板，走線與參考層高度距離(45~55mils)，3W對高速信號走線可能不夠。3W原則一般是在50歐姆特征阻抗傳輸線條件下成立。
3W原則是指多個高速信號線長距離走線的時候，其間距應該遵循3W原則，例如時鍾線，差分線，視頻、音頻信號線，復位信號線及其他系統關鍵電路需要遵循3W原則，而並不是板上所有的布線都要強制符合3W原則。
第二部分 PCB設計之3W原則與20H原則圖示
3w就是兩條線的間距是線寬的兩倍 。
20H是電源層內縮地層20H ， H表示電源層與地層的距離。
3W規則：
為了減少線間串擾，應保證線間距足夠大，當線中心間距不少於3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規則。如要達到98%的電場不互相干擾，可使用10W的間距。
畫電腦主板用3W原則比較多，南橋北橋芯片出來的線用5mil，間距用10mil，通俗的說：就是走5隔10。.
20H規則：
由於電源層與地層之間的電場是變化的，在板的邊緣會向外輻射電磁干擾。稱為邊沿效應。
解決的辦法是將電源層內縮，使得電場只在接地層的范圍內傳導。以一個H（電源和地之間的介質厚度）為單位，若內縮20H則可以將70%的電場限制在接地層邊沿內；內縮100H則可以將98%的電場限制在內。要求地平面大於電源或信號層，這樣有利於防止對外輻射干擾和屏蔽外界對自身的干擾。電源層比地層內縮1mm基本上就可以。
第三部分 3W原則的實質詳解
原文：http://blog.sina.com.cn/s/blog_56d7464c0100zipt.html
3W原則是一種設計者無須其他設計技術就可以遵守PCB布局的原則。但這種設計方法占用了很多面積，可能會使布線更加困難。使用3W原則的基本出發點是使走線間的耦合最小。這種原則可表示為：走線的距離間隔（走線中心間的距離）必須是單一走線寬度的三倍。另一種表示是：兩個走線的距離間隔必須大於單一走線寬度的二倍。比如，時鍾線為6mil寬，則其他走線只能在距這條走線2×6mil以外的地方布線，或者保證邊到邊的距離大於12mil。圖7-25是使用3W原則的實例。
注意：3W原則代表的是邏輯電流中近似70%的通量邊界，要想得到98%邊界的近似，應該用10W原則。
【注】3W原則是一種防止串擾的一種方法，該方法僅作為一種參考，並作為理解如何防止串擾的一種啟發。實際PCB設計中，3W原則並不能完全滿足避免串擾的要求。按實踐經驗，如果沒有屏蔽地線的話，印制信號線之間大於lcm以上的距離才能很好地防止串擾，因此在PCB線路布線時，就需要在噪聲源信號（如時鍾走線）與非噪聲源信號線之間，及受EFTlB、ESD等干擾的“臟“線與需要保護的“干凈”線之間，不但要強制使用3W原則，而且還要進行屏蔽地線包地處理，以防止串擾的發生。另外，不是所有的PCB上的走線都必須遵照3W布線原則。使用這一設計指導原則，在PCB布線前，決定哪些條走線必須使用3W原則是十分重要的。
兩條走線中間的印制線3有一個過孔。這個過孔通常與第三條走線相連，這條走線中可能通過一個易產生電磁破壞的信號。例如，復位線、音頻或視頻走線、模擬電乎控制走線或者I/O接口線等，它將以電感或電容的形式感受額外的電磁能量干擾。為最小化走線對過孔的串擾，相鄰走線的距離間隔必須包括過孔直徑和間隙間隔，如圖7-25中所描述的那樣，距離時鍾線的2W范圍內沒有其他信號過孑L。對富含RF能量的走線的距離間隔也有同樣的要求，這種走線上的能量可能會耦合到元件的引腳（管腳外露）上。
3W原則的使用不只局限於時鍾或周期信號走線，差分對（平衡的、ECL及類似敏感走線）也是3W主要的代表。對差分走線來說，走線對間的距離應為1W。電源層噪聲和單端信號可能通過容性或感性耦合進差分對的走線。如果那些與差分對無關的走線的物理間隔不到3W，則干擾可能會引起數據的破壞。圖7-26為在一個PCB結構中差分財走線布線的例子。
除上述技術之外，為在PCB中避免串擾，也應從PCB設計和布局方面來考慮，例如：
(1)根據功能分類邏輯器件系列，保持總線結構被嚴格控制。
(2)最小化元器件之間的物理距離。
(3)高速信號線及元器件（如晶振）要遠離I/()互連接口及其他易受數據干擾及耦合
影響的區域。
(4)對高速線提供正確的終端。
(5)避免長距離互相平行的走線布線，提供走線間足夠的間隔以最小化電感耦合。
(6)相臨層（微帶或帶狀線）上的布線要互相垂直，以防止層間的電容耦合。
(7)降低信號到地平面的距離間隔。
(8)分割和隔離高噪聲發射源（時鍾、I/O、高速互連），不同的信號分布在不同的層中。
(9)盡可能地增大信號線間的距離，這可以有效地減少容性串擾。
(10)降低引線電感，避免電路使用具有非常高阻抗的負載和非常低阻抗的負載，盡量使模擬電路負載阻抗穩定在loQ～lokQ之間。因為高阻抗的負載將增加容性串擾，在使用非常高阻抗負載的時候，由於工作電壓較高，導致容性串擾增大，而在使用非常低阻抗負載的時候，由於工作電流很大，感性串擾將增加。
(11)將高速周期信號布置在PCB酌內層。
(12)使用阻抗匹配技術，以保BT證信號完整性，防止過沖。
(13)注意對具有快速上升沿(tr≤3ns)的信號，進行包地等防串擾處理，將一些受EFTlB或ESD干擾且未經濾波處理的信號線布置在PCB的邊緣。
(14)盡量采用地平面，使用地平面的信號線相對於不使用地平面的信號線來說將獲得15～20dB的衰減。
(15)信號高頻信號和敏感信號進行包地處理，雙面板中使用包地技術將獲得10～15dB
的衰減。
(16)使用平衡線，屏蔽線或同軸線。
(17)對騷擾信號線和敏感線進行濾波處理。
(18)合理設置層和布線，合理設置布線層和布線間距，減小並行信號長度，縮短信號層與平面層的間距，增大信號線間距，減小並行信號線長度（在關鍵長度范圍內），這些措施都可以有效減小串擾。