工欲善其事，必先利其器。在使用Vivado自帶的仿真軟件仿真的時候，相對於更優秀的仿真工具Modelsim，效率低了很多，為了更高效的開發，我嘗試着用Vivado級聯Modelsim仿真，但是級聯后還是有一些不方便，所以我便直接使用Modelsim獨立仿真，但是對於IP Core的話，就需要添加Vivado IP Core的庫文件，本人查閱了很多資料，最終實現了使用Modelsim仿真Vivado Clocking Wizard IP Core，軟件版本，Vivado 2017.3、Modelsim SE10.4。具體流程如下，實測記錄。
首先，在 Modelsim 的安裝目錄下新建一個文件夾，我這里是D:\Modelsim_10_4_se\Vivado_2017.3_lib
然后，打開Vivado軟件，主界面菜單欄點擊Tools下的Compile Simulation Libraries編譯Vivado仿真庫
彈出如下窗口然后按如圖所示選擇，1處路徑為剛才我們新建的文件夾中，2處為Modelsim的運行程序路徑。設置好后點擊compile。
在編譯的過程中窗口會打印出來如下信息。
等待一段時間，Vivado的庫文件編譯完成后我們可以看到文件夾下都是Vivado的庫文件
然后使用Vivado新建一個調用的Clocking Wized IP Core的工程，編寫好測試文件，然后再用Modelsim新建一個仿真工程，將測試文件和頂層添加進來。這里省略掉這些步驟。這里需要將IP Core中生成的兩個文件添加進來，如下圖所示。
直接在work右鍵點擊test bench文件進行仿真會出現如下錯誤，這是因為沒有添加所仿IP Core的庫文件
點擊標題欄simulator——start simulator，在work里選中test bench。
點擊libraries，點擊添加所需要的庫，這里只需要simprims_ver
點擊這里后還是會出現錯誤，打印出來的信息如下，提示缺少glbl模塊，
這是Xilinx的全局復位模塊，該模塊的路徑在你Vivado的安裝路徑里，比如我的是D:\Xilinx\Vivado2017.3\Vivado\2017.3\data\verilog\src中，把它添加到工程里面，在test bench中如圖所示例化一下這個模塊，然后重新仿真一次。
然后就可以看到波形了
我這里的測試工程師一個125Mhz分25Mhz的五分頻。
接下來本人會繼續嘗試使用Modelsim仿真FIFO、RAM/ROM、Shift_RAM等常用IP Core，如果你有什么更加高效的方法，歡迎提出，歡迎指點。如果需要Modelsim軟件請關注我的微信訂閱號：開源FPGA，后台回復“Modelsim”即可獲得，歡迎加入開源FPGA-交流群-I進行討論，群號碼：677163633。
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