Xilinx ISE FIFO讀寫操作仿真學習

---恢復內容開始---

　　針對xilinx FIFO IP核進行簡單的學習，整個流程參考http://www.eefocus.com/guoke1993102/blog/15-06/313183_36284.html，仿真工具使用modelsim.

　　FIFO ip核設置參照鏈接設置，本文不再貼圖，其中部分設置更改如下：

 

之后開始編寫程序，程序代碼如下：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    19:34:55 11/14/2016 
// Design Name: 
// Module Name:    FIFO_test 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module FIFO_test(
                        input clk,
                        input rstin_n,
                        
                        output wire [7:0] dout
                                    
    );
wire clk_50M;
wire clk_100M;

wire             rst_n;

reg [7:0]     din;//寫入FIFO中數據
wire             wr_en;
reg [2:0]     cnt;

wire             full;//FIFO滿
wire            empty;

wire             rd_en;

wire             valid;
wire            wr_ack;

wire             overflow;
wire            underflow;

wire             almost_empty;
wire             almost_full;

wire [7:0]     rd_data_count;
wire [7:0]     wr_data_count;

wire            prog_full;
wire            prog_empty;


assign wr_en = (!full && !rd_en && (cnt == 3'd5)) ?  1'b1 : 1'b0;//非滿時寫，且滿后就不再寫了，即便之后數據被讀取導致非滿
assign rd_en = (empty == 1'b0 && wr_en == 1'b0) ? 1'b1 : 1'b0;//寫時不讀取，寫完再讀取

//----------寫FIF數據---------------------------
always @(posedge clk_50M or negedge rst_n) 
     if(!rst_n)
        begin
            din <= 8'd0;
            cnt <= 3'd0;
        end
    else
        begin
            if(full)
                begin
                    din <= 8'd0;
                end
            else if(wr_en)
                begin
                    din <= din + 8'd1;
                end
            else
                begin
                    din <= din;
                end
                
            if(cnt == 3'd5)
                begin
                    cnt <= cnt;
                end
            else
                begin
                    cnt <= cnt + 3'd1;
                end
        end
        
fifo_ip FIFO_ip (
                      .rst(!rst_n), // input rst
                      .wr_clk(clk_50M), // input wr_clk
                      .rd_clk(clk_100M), // input rd_clk
                      .din(din), // input [7 : 0] din
                      .wr_en(wr_en), // input wr_en
                      .rd_en(rd_en), // input rd_en
                      .dout(dout), // output [3 : 0] dout
                      .full(full), // output full
                      .almost_full(almost_full), // output almost_full
                      .wr_ack(wr_ack), // output wr_ack
                      .overflow(overflow), // output overflow
                      .empty(empty), // output empty
                      .almost_empty(almost_empty), // output almost_empty
                      .valid(valid), // output valid
                      .underflow(underflow), // output underflow
                      .rd_data_count(rd_data_count), // output [7 : 0] rd_data_count
                      .wr_data_count(wr_data_count), // output [7 : 0] wr_data_count
                      .prog_full(prog_full), // output prog_full
                      .prog_empty(prog_empty) // output prog_empty
                    );

  pll_ip PLL_ip(                                // Clock in ports
                         .CLK_IN1(clk),      // IN
                            // Clock out ports
                         .CLK_OUT1(clk_50M),     // OUT
                         .CLK_OUT2(clk_100M),     // OUT
                         // Status and control signals
                         .RESET(!rstin_n),// IN
                         .LOCKED(rst_n) // OUT
                         );     
                        
//ILA和ICON定義
//ILA和ICON定義
wire [35:0] CONTROL0;
wire [127:0] TRIG0;


ICON ICON (
                 .CONTROL0(CONTROL0) // INOUT BUS [35:0]
              );

ILA ILA (
            .CONTROL(CONTROL0), // INOUT BUS [35:0]
            .CLK(clk_100M), // IN
            .TRIG0(TRIG0) // IN BUS [15:0]
        );

assign TRIG0[7:0]  = din;
assign TRIG0[8]     = wr_en;
assign TRIG0[9]     = wr_ack;
assign TRIG0[10]     = full;
assign TRIG0[11]     = almost_full;
assign TRIG0[12]     = overflow;
assign TRIG0[13]     = empty; 
assign TRIG0[14]     = prog_full; 
assign TRIG0[15]     = prog_empty; 


assign TRIG0[23:16] = dout;
assign TRIG0[24]      = rd_en;
assign TRIG0[25]      = valid;
assign TRIG0[26]      = underflow;


endmodule

仿真代碼如下：

`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   20:19:58 11/14/2016
// Design Name:   FIFO_test
// Module Name:   D:/Xilinx_Project/FIFO_test/vtf_FIFO_test.v
// Project Name:  FIFO_test
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: FIFO_test
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module vtf_FIFO_test;

    // Inputs
    reg clk;
    reg rstin_n;

    // Outputs
    wire [3:0] dout;

    // Instantiate the Unit Under Test (UUT)
    FIFO_test uut (
        .clk(clk), 
        .rstin_n(rstin_n), 
        .dout(dout)
    );

    initial begin
        // Initialize Inputs
        clk = 0;
        rstin_n = 0;

        // Wait 100 ns for global reset to finish
        #1000;
        rstin_n = 1;
        // Add stimulus here
    end

always #10 clk = ~clk;
      
        
        
endmodule

查看仿真波形：

 

從上圖可以看出wr_en型號對應數據從0開始寫入，而對應wr_ack延時一個時鍾，表示數據寫入成功，wr_data_count延時wr_ack一個時鍾表示寫入到FIFO中的數據個數，由於rd_data_count對應於讀FIFO時鍾域，對應也可能會延時寫多個時鍾才出現，在此不做考慮。

注意：對應FIFO手冊上說明：復位完成后需要延時3個時鍾才能進行FIFO讀寫操作，則從仿真波形上也可以看出full信號在復位完成3個時鍾之后才拉低，所以這點需要注意一下。

In this configuration, the FIFO requires a minimum asynchronous reset pulse of 1 write clock
period (WR_CLK/CLK). After reset is detected on the rising clock edge of write clock, 3 write
clock periods are required to complete proper reset synchronization. During this time, the
FULL, ALMOST_FULL, and PROG_FULL flags are asserted. After reset is deasserted, these
flags deassert after three clock periods (WR_CLK/CLK) and the FIFO can then accept write
operations.

上圖讀操作：由於采用的是常規讀操作模式，則置高rd_en一個時鍾之后讀數據才輸出，對應valid有效信號延時rd_en一個時鍾,valid正好對齊dout。

注意full ,almost_full等信號的變化，almost_full延時一個時鍾之后full信號才置高,都是跟隨寫時鍾變化的。full信號跟隨寫時鍾，empty信號跟隨讀時鍾。

pro_full時跟隨寫時鍾變化的，當wr_data_count滿足設置的wr_data_count >=253時pro_full就會置高。

pro_empty跟隨讀時鍾變化，當rd_data_count滿足設置的rd_data_count <= 2時peo_empty就會置高。