modelsim10.0C編譯ISE14.7的xilinx庫(xilinx ip核)

1.打開D:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\compxlibgui.exe，nt64表示系統是64位，如果是32位，換成nt，然后按照界面所示一步一步執行,

2.修改modelsim.ini，將其屬性修改為可寫，然后將(注意第一步中我只將verilog的庫文件編譯了)

cpld_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\cpld_ver

secureip = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\secureip

simprims_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\simprims_ver

uni9000_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\uni9000_ver

unimacro_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\unimacro_ver

unisims_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\unisims_ver

xilinxcorelib_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\xilinxcorelib_ver

添加到

; $MODEL_TECH/../ieee
; $MODEL_TECH/../vital2000
;

后面，需要注意將屬性換位為只讀

3.此時便可以通過modelsim來仿真xilinx ip核，注意有可能會碰到ip 核生成的仿真do文件中vlog -mfcu $env(XILINX)/verilog/src/glbl.v過不去，這是由於XILINX環境變量引起的，打開ISE Design Suite 64 Bit Command Prompt，輸入vsim來打開modelsim再執行仿真可解決此問題。