Verilog學習筆記認識提升篇（一）...............時序的基本概念（待補充）

建立和保持時間:

建立時間(Tsu)是指在時鍾上升沿到來之前數據必須保持穩定的時間，保持時間（Th）是指在時鍾上升沿到來以后數據必須保持穩定的時間。一個數據需要在時鍾的上升沿被鎖存，那么這個數據就必須在這個時鍾的上升沿的建立時間和保持時間內保持穩定。建立時間和保持時間的示意圖如下圖所示：

 

同步系統中的時序分析：

如圖為采用一個時鍾的同步設計中的一個基本的模型。其中T_co是觸發器數據輸出的延時，T_delay是組合邏輯的延遲，T_setup是觸發器的建立時間，T_pd為時鍾的延時。如果第一個觸發器D1的建立時間最大為T_1max，最小為T_1min，組合邏輯的最大延時為T_2max,最小為T_2min，問第二個觸發器D2的建立時間T₃與保持時間T₄應該滿足什么條件？或者是在知道T₃和T₄的情況下能容許的最大時鍾周期是多少？

   

 

其中，Tco表示的是clock to output time，即 時鍾沿到達觸發器D1以后，直至D1輸出的時間。（筆者理解為D1的自我處理，即可以看做是D1觸發器的反應時間）

         T_delay是指D1到觸發器D2的組合電路延時時間，

         T_su是指觸發器D2的建立時間，這些操作都必須在一個時鍾周期內完成，也就是說必須滿足關系;     T ≥ Tco + T_delay + T_su

        這里T代表時鍾的最小周期，從而可以計算出最高頻率。

如果時鍾周期不滿足以上條件，或者在上升沿的建立時間和保持時間內，讀取的數據發生變化，就會產生亞穩態。