Verilog學習筆記簡單功能實現（四）...............譯碼器和編碼器

這里以簡單的3-8譯碼器和8-3編碼器為例：

module decoder3_8(a,out);
 input [2:0]a;
  output [7:0]out;
  assign out=1'b1<<a;/*把最低位的1左移in位（根據in口輸入的值）並賦予out*/
endmodule

8-3編碼器程序：

1)利用for循環

module encoder8_3(a,out,none_on);
  input [7:0]a;
  output [2:0]out;
  output none_on;
  reg [2:0]out;
  reg none_on;           //要在always塊中賦值，必須為reg型數據
  
  always @(a)
   begin:local           //這里必須要有定義順序塊的名字，因為后面要定義局部變量，有可能被實例化調用
    integer i;
    out=0;
    none_on=1;
    for(i=0;i<8;i=i+1)   //這里代表返回輸入信號a的8位中，為1的最高位數，即高位優先編碼；
      begin              //如果需要低位優先編碼，只需要改成 for(i=7;i>=0;i=i-1)
      if(a[i])
        begin
        out=i;
        none_on=0;
        end 
      end 
   end
endmodule

 2)利用？：三目運算符

module encoder8_3(a,b,c,d,e,f,g,h,out1,out2,out0,none_on);
  input a,b,c,f,d,e,g,h;
  output out0,out1,out2,none_on;
  wire [3:0]outvec;
  
  assign outvec=h?4'b0111:g?4'b0110:f?4'b0101:e?4'b0100:d?4'b0011:c?4'b0010:b?4'b0001:a?4'b0000:4'b1000;
  assign out0=outvec[0];
  assign out1=outvec[1];
  assign out2=outvec[2];
  assign none_on=outvec[3];
endmodule 

 3)利用條件語句

module encoder8_3(a,b,c,d,e,f,g,h,out1,out2,out0,none_on);
  input a,b,c,f,d,e,g,h;
  output out0,out1,out2,none_on;
  reg [3:0]outvec;
  
  always @(a or b or c or d or e or f or g or h)
  begin
  if(h) outvec=4'b0111;
    else if(g) outvec=4'b0110;
      else if(f) outvec=4'b0101;
        else if(e) outvec=4'b0100;
          else if(d) outvec=4'b0011;
            else if(c) outvec=4'b0010;
              else if(b) outvec=4'b0001;
                else if(a) outvec=4'b0000;
                  else     outvec=4'b1000;
  end
  assign out0=outvec[0];
  assign out1=outvec[1];
  assign out2=outvec[2];
  assign none_on=outvec[3];
endmodule