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隨着NI PXIe-5644R向量信號收發器(VST)的誕生，NI通過將用戶可編程FPGA的靈活性引入RF儀器中，重塑了儀器的概念。
1. 高性能與革命性的設計
NI PXIe-5644R VST在用於現場可編程門陣列(FPGA)中，將矢量信號分析儀(VSA)和矢量信號發生器(VSG)中典型的RF I/O功能與NI或用戶定義用於實現信號處理和控制的功能結合在一起。RF輸入和RF輸出包含獨立的本地振盪器(LO)、65 MHz至6 GHz的頻率范圍以及高達80 MHz的瞬時帶寬。NI PXIe-5644R屬於單個3槽PXI Express模塊（見圖1）。通過在單個PXI Express機箱中使用多個VST模塊可以創建多輸入多輸出（MIMO）配置。
圖1：NI PXIe-5644R硬件前面板
NI PXIe-5644R最引人注目的特性是什么？毫無疑問，當然是如此小的尺寸卻所能實現非常高的性能。通過利用高級校准和寬帶數字校正，NI PXIe-5644R VST可以憑借其難以置信的小尺寸滿足研發級儀器的性能需求。用戶可編程FPGA所提供的更加快速的測試時間和靈活性，使NI PXIe-5644R更適合RF的表征、驗證和確認以及產品測試。
除了高性能和小尺寸的特點，NI PXIe-5644R VST最為革命性的特征是采用了用戶可編程的Xilinx Virtex-6 FPGA，支持使用LabVIEW FPGA模塊進行編程。該FPGA連接至VSA和VSG基帶I/Q數據與24條數據速率高達250 Mbit/s的數字I/O線。 RF技術、高速數字I/O技術與FPGA技術的有力結合，使得NI PXIe-5644R有能力處理如實時在測設備(DUT)控制、自定義觸發、功率電平伺服、軟件定義無線電和通道仿真等諸多應用。
2. FPGA 基卡架構
NI PXIe-5644R FPGA基卡包括Xilinx Virtex-6 FPGA、基帶時鍾電路、模數轉換器(ADC)、數模轉換器(DAC)、功能可編程的數字I/O線(PFI 0)、數字I/O連接器、PCI Express接口、PXI觸發器、DRAM和SRAM。
圖2：NI PXIe-5644R FPGA基卡框圖
Xilinx Virtex-6 FPGA
NI PXIe-5644R包含一塊用於系統配置、數字數據移動和數字信號處理的Xilinx Virtex-6 LX195T FPGA。該FPGA與ADC、DAC、PCI Express總線、DRAM、SRAM、PFI 0、數字I/O和PXI觸發器直接連接，允許通過自定義編程滿足各種類型應用的要求。
可重配置的FPGA資源
Xilinx Virtex-6 LX195T FPGA 包含以下資源。
支持LabVIEW FPGA編程
NI PXIe-5644R的Xilinx FPGA完全支持使用LabVIEW FPGA模塊進行編程。由於LabVIEW可方便地表示並行和數據流，使其十分適用於FPGA編程。因此對於傳統FPGA設計的新老用戶，都可以有效地利用可重配置硬件的功能。
NI提供了用於NI PXIe-5644R的LabVIEW范例項目和儀器設計VI，可幫助用戶快速設計和執行首次測量。儀器設計VI可允許用戶修改FPGA和處理器層次（如PC和實時操作系統）的LabVIEW代碼並按功能類型進行分類，如配置、采集、生成、數字信號處理(DSP)和同步（如圖3所示）。如需了解更多關於NI PXIe-5644R VST軟件的詳細信息，可查看VST軟件架構白皮書或者觀看VST網絡視頻。
圖3：與NI PXIe-5644R硬件對應的LabVIEW范例項目和儀器設計VI
基帶時鍾
NI PXIe-5644R在FPGA內包含多個時鍾。主時鍾為可用於ADC、DAC和相關FPGA邏輯的采樣時鍾。
采樣時鍾
采樣時鍾頻率為120 MHz，並且由鎖相環(PLL)導出。可以選擇將內部TCXO、NI 5644R REF IN前面板連接器或PXI_CLK 10作為PLL的參考信號。如圖4所示，采樣時鍾同樣可以作為RF IN和RF OUT內部LO電路的參考信號。雖然采樣時鍾頻率固定為120 MHz，但通過FPGA內部的分數插值和分數抽取DSP VI可以實現高分辨率的I/Q數據速率。
圖4：NI PXIe-5644R時鍾架構
FPGA 時鍾
下表列出了FPGA中的時鍾。除該時鍾以外，LabVIEW FPGA允許衍生用戶定義頻率的時鍾。
ADCs 和 DACs
NI PXIe-5644R使用雙通道16位ADC和DAC。ADC和DAC使用的時鍾頻率為120 MS/s，可提供80 MHz的復雜帶寬並可自動與FPGA內部的采樣時鍾域進行同步。該方式有利於實現同一個時鍾域中ADC和DAC的完全同步，從而啟用接收和發送間的確定性延遲。RF IN和RF OUT IQ數據流處於FPGA的同一個時鍾域。通過同步和確定性延遲，可使實時測試和嵌入式應用編程更加容易。
PFI 0
PFI 0是一個3.3 v LVTTL、雙向的通用數字I/O口。PFI 0通常用於觸發器輸入或記號/事件輸出。但由於PFI 0 I/O的緩存直接連接至FPGA，所以可以通過LabVIEW FPGA編程，對PFI 0的功能進行配置，以滿足特殊的應用需求。
數字I/O
通過VHCDI端口可訪問NI PXIe-5644R的數字I/O。總共包括24條雙向LVTTL數字I/O線，每通道包含4線（總共6端口），並可對每個端口進行單獨配置。數字I/O連接器也包含時鍾輸入和時鍾輸出線、以及可用於觸發或額外雙向數字I/O的PFI 1和PFI 2線。由於數字I/O的緩存直接連接至FPGA，所以可以通過LabVIEW FPGA編程，對單個數字I/O口的功能進行配置，以滿足特殊的應用需求。
線纜和附件
NI提供多種可兼容數字I/O連接器的線纜和附件。注意該線纜和附件使用與NI PXIe-5644R數字I/O匹配的自定義引腳，並可保持50歐姆傳輸線環境。不建議使用其他VHDCI線纜。
DRAM 和 SRAM
NI PXIe-5644R包括兩個DRAM塊，每塊為256 MB並可提供理論最大數據速率2.1 GB/s，通過FPGA可單獨訪問每個DRAM塊。該DRAM塊屬於通用類型，但通常用於存儲待生成的波形或者已采集的波形。
同時包含2 MB的板載SRAM，最大讀取和寫入數據速率分別為40 MB/s和36 MB/s。SRAM屬於通用內存，通常用於存儲多個硬件配置，該配置可以無需使用主機而直接從FPGA進行應用。
PCI Express 接口
NI PXIe-5644R包含一個一代的x4 PCI Express 接口，可用於DMA傳輸、可編程I/O以及點對點數據流。
3. 接收器架構
NI PXIe-5644R包括一個零差式RF接收器，也稱為同步、零中頻或直接下變頻接收器。在零差式接收器中，輸入RF信號將傳遞至混頻器，該方式類似於傳統外差式接收器，如NI PXIe-5665和NI PXIe-5663E VSA中的接收器。但與外差式接收器不同，零差式接收器中的LO頻率等同於或接近於輸入RF信號的頻率，從而得到直流中心或低IF信號，如10或20 MHz。
輸入信號將與基帶混頻並拆分為同相(I)和正交(Q)分量，其中載波為同相並分別偏移90度。然后I和Q路徑信號將分別進行數字化並得到I和Q數據。最后軟件會組合I和Q數據流並顯示原始信號。圖5顯示了零差式或零中頻架構的簡要框圖。
圖5：零差式（零中頻）架構基本框圖
零差式（零中頻）接收器優勢
與傳統外差式架構相比，零差式架構具有多方面優勢，如簡化設計、低成本、低功耗以及更多選擇，並可用於分離信號重疊的鄰近通道。其他優點包括更高帶寬、通過單個LO簡化設計、緊湊設計以提供更小封裝尺寸等。以下部分將詳細說明各個優勢。
1. 帶寬。帶單個ADC的接收器存在信號帶寬的實際上限，為時鍾頻率的40%。使用相同的采樣時鍾頻率，由於零差式架構包括兩個ADC，可允許雙倍帶寬即采樣時鍾頻率的80%。通常情況下，使用可支持較低采樣時鍾頻率的ADC可獲得更好的無寄生動態范圍(SFDR)和信噪比(SNR)性能。零差式接收器在不降低ADC性能的情況下可允許更寬的帶寬，而對於只有單個ADC的接收器，在這種條件下會降低ADC性能。
2. 單本地振盪器（LO）。由於多通道測試系統在多輸入多輸出（MIMO）應用中變得越來越重要，使得共享LO成為必須要求。與傳統外差式架構中使用多個LO相比，零差式架構中僅需共享單個LO而降低成本並大大降低系統配置的復雜程度。
3. 緊湊設計.與外差式架構相比，零差式架構使用更為簡單的RF設計。更少的LO信號；無需龐大昂貴的RF和IF濾波器；零差式架構僅需更少轉換階段，從而使設計更為精簡。
零差式（零中頻）接收器面臨的挑戰
雖然零差式架構具有很多優勢，但仍存在諸如無法實現包絡檢測等缺點。NI PXIe-5644R通過使用正交檢測和數字信號處理可解決該問題。
直流偏移是零中頻架構的另一個挑戰。在ZIF結構中任何混合至0 Hz的信號都會引起直流的頻譜分量，該失真存在於數據采集瞬時帶寬的中部。由采集數據以及瞬時帶寬各個頻率偏移組成的頻譜，將會在每個采集數據的中部顯示該重復的直流偏移分量。通過在數字化的I和Q數據流中應用偏移可以實現直流偏移歸零。每個LO頻率必須應用單獨的歸零操作，當運行NI PXIe-5644R自校准過程時可以自動完成該操作。
接收器信號路徑
NI PXIe-5644R接收器設計的頂層架構如圖6所示。該框圖顯示了校准合成器、可選高功率衰減器、可選低功率信號放大器、波段外選擇濾波器、附加增益和衰減信號調理以及根據頻率選擇一個混頻器（共三種）進行解調。
圖6：NI PXIe-5644R接收器框圖
選擇濾波器組包含8條帶低通或帶通濾波器的不同路徑。該濾波器可允許接收器過濾多余噪聲，使得接收器只處理所需范圍內的信號。在進行完所選濾波以及其他信號調理后，根據頻率將會把RF信號發送至其中一個解調器（共三種）。每個解調器可用於指定波段，以便優化增益和相位。
接收器路徑包含多個固態衰減器，可提供超過80 dB的衰減並支持1 dB步進變化。RF輸入為AC耦合，三個可切換的增益放大器和一個前置放大器可用於擴展動態范圍並改進噪聲指數。
內部提供的低相位噪聲LO（本地振盪器）可將多個下變頻器連接至單個LO源。使用同一個LO源對於相位相干的信號采集應用十分有用，如多輸入多輸出(MIMO)系統。當使用該配置時，共享同一個LO的每個NI PXIe-5644R RF通道都將調整為相同的RF頻率。
下變頻的基帶信號將被直接傳輸至NI PXIe-5644R的內部ADC通道。該ADC通道會按120 MS/s以及16位動態范圍對基帶模擬信號進行數字化，將結果傳遞至板載FPGA進行后續處理，最后傳遞至主機。
下變頻器
NI PXIe-5644R接收器包括一個單級直接轉換(I/Q)下變頻器。RF信號將從配置的LO頻率下變頻至DC，其中基帶信號可進行數字化以便后續處理。該架構在實現寬瞬時帶寬的同時可確保高效的鏡頻抑制以及LO泄漏最小化。鏡頻抑制和LO泄漏性能可通過寬帶正交校正實現，該接收器路徑已經過優化，並可作為矢量信號分析儀用於寬帶解調
低IF模式和帶內重調
低IF接收器屬於使用IQ解調器的另一種接收器類型，其框圖與圖5顯示的零IF接收器相同。在零IF接收器中，LO頻率位於調制信號的頻率范圍之內，而低IF接收器的LO頻率位於調制信號范圍之外。這將導致DC分量不再位於下變頻區間內。將不會存在部分與DC相關的減損，如DC偏移、1/f噪聲以及部分情況下的基帶諧波。
以低IF模式操作NI PXIe-5644R可實現LO調制和數字頻域移位這兩個功能的組合。以數字移位頻率從載波生成或采集所需信號可以避免直接轉換結構中存在的LO泄漏問題。該方式的代價，低IF接收器的最大帶寬是使用相同ADC采樣率的零IF接收器的一半。NI PXIe-5644R可支持高達80 MHz的復雜瞬時帶寬以及分配給數字頻率修正的額外4 MHz復雜帶寬。額外頻率移位會導致可用80 MHz帶寬減少為(80/2) - (x- 2) MHz，其中x表示請求的數字頻率移位。
4. 發送器架構
NI PXIe-5644R VST上的RF發送器架構包括2個調制器、1個濾波器組以及附加信號調理模塊。其頂層框圖如圖7所示。
圖7：NI PXIe-5644R發送器框圖
發送器的信號路徑
NI PXIe-5644R中的2個調制器與NI PXIe-5673E VSG中使用的調制器相同，根據不同的頻率對其相位和增益平衡進行了優化。NI PXIe-5644R RF發送器的濾波器組與RF接收器中使用的濾波器組相同，同為8條帶低通或帶通濾波器的路徑，如圖7所示。
濾波之后的RF信號進入級聯信號調理模塊，該模塊包括3個可編程衰減器、1個可選放大器和2個固定放大器。最后根據傳輸路徑是否需要進行校准，將RF信號切換到RF輸出或者是校准輸出前面板連接器。
上變頻器
NI PXIe-5644R RF發送器路徑中包含1個可將基帶信號從DC上變頻為已配置的LO頻率RF信號的單級直接轉換 (I/Q) 上變頻器。該架構在實現寬瞬時帶寬的同時可確保高效的鏡頻抑制以及LO泄漏最小。鏡頻抑制和LO泄漏的高性能可通過寬帶正交校正實現。該路徑已進行優化，並可作為CW發生器或VSG寬帶調制。
發送器路徑包含4個固態衰減器，可提供超過100 dB的衰減並支持1 dB步進變化。當需要生成高功率信號時，將使用1個額外的可調增益放大器。
發送器路徑內部提供的低相位噪聲LO（本地振盪器）可將多個上變頻器連接至單個LO源。對於MIMO系統來說，使用同一個LO源對於生成相位相干的信號十分有用。當使用該配置時，共享同一個LO的NI PXIe-5644R RF每個通道都將調整為相同的RF頻率。
平均功率和波峰因素注意事項
波峰因素表示波峰信號功率和平均均方根(RMS)功率之間的功率變化。在CW模式中使用的正弦信號的波峰因素為3 dB，即表示正弦信號的平均RMS功率比波峰功率小3 dB。調制信號（尤其是OFDM）會存在更大的波峰因素，大約為10 dB至12 dB。
當配置為信號生成的設備時，同時考慮平均RMS功率和波峰因素就顯得十分重要。NI PXIe-5644R可支持最大平均功率輸出6 dBm以及高達12 dB的波峰因素。超出6 dBm平均功率后，該設備將無法確保被校准或保持線性。尤其需要注意當平均功率設置為超出6 dBm並且信號的波峰因素仍設置為大於等於12 dB時，將可能發生嚴重飽和或啟用NI PXIe-5644R的逆功率保護電路。
5. 合成器 本地振盪器(LO)架構
NI PXIe-5644R的頻率范圍為65 MHz至6 GHz，並可提供小於1 Hz的調整精度。該調制精度包含了LO步長大小和FPGA上實現的頻率移位DSP。
兩種LO步進模式：
1. 整數步進模式包括4、12和24 MHz步長
2. 分級步進模式包括200 KHz步長。該模式可提供更大間隔但同樣會產生更多雜波信號，該模式可確保達到指標要求。
NI PXIe-5644R合成器LO先將120 MHz時鍾輸入鎖相環（PLL），該鎖相環包括3個頻率分別為2至2.5 GHz、2.5至3 GHz以及3至4 GHz的矢量控制振盪器(VCO)。如所需輸出信號小於4 GHz，當前信號將被切換至分頻器。類似的，如果所需結束信號為4至6 GHz，當前信號將被切換至倍頻器（2個乘法器）。接下來進入一個帶額外除法器的濾波器組，以便在需要時刪除諧波。
在設置一定增益后，信號將被切換至一個內部或外部振盪器，后者用於需要相位相干的MIMO應用。為了提高MIMO配置的性能，在導出之前也可通過校准ADC對LO路徑進行校准。如圖8所示，LO信號將會進入包含低通和帶通濾波器的濾波器組，該低通和帶通濾波器與NI PXIe-5644R RF接收器和發送器中使用的濾波器相同。
圖8：NI PXIe-5644R合成器LO頂層框圖
譜純度
當輸入RF信號與LO混合時，該信號將含有來自LO的譜邊緣，因此LO具有良好的譜純度十分重要。頻帶VSA通常使用現成的集成合成器，通常其效果不如傳統的離散合成器。NI PXIe-5644R可用於寬帶儀器設計，其特點為可以從頭創建一個傳統的離散合成器。該方式可允許NI PXIe-5644R在儀器的所有頻率范圍內實現良好的測量性能。
NI PXIe-5644R包括下列三種不同的PLL帶寬選項，這些選項的不同之處在於相位噪聲和穩定時間。
1. 高帶寬—更低頻率穩定時間(250 us)和更高相位噪聲
2. 中等帶寬—中等穩定時間(500 us)，與低帶寬選項類似的相位噪聲，低帶寬選項已為窄帶（500 MHz或更小）進行優化
3. 低帶寬—優化相位噪聲以及更高的頻率穩定時間(1 ms)
當測量RF標准時（如802.11ac和LTE），通常建議使用中等帶寬選項。但如果無需考慮調整速度，也可以選擇低帶寬選項。高帶寬選項的使用范例為高速調頻。圖9顯示了不同PLL帶寬選項的相位噪聲。圖10顯示了僅使用中等帶寬選項時不同頻率的相位噪聲。
圖9：已測量的2.4 GHz相位噪聲和循環帶寬
圖10：使用中等PLL帶寬選項測量以下頻率的相位噪聲：1 GHz、2.4 GHz和5.8 GHz
6. 校准
每張NI PXIe-5644R板卡在出廠時均已對頻率和幅值響應進行了獨立精確校准，每個儀器均包含用於驗證NIST可跟蹤精度水平的校准證書。外部工廠校准可調整頻率參考、內部LO路徑增益、外部LO路徑增益、RF輸入增益和RF輸出增益。為了使NI PXIe-5644R長期達到規范，建議使用一年（或在較寬規范時使用兩年）工廠校准。
校准路徑
NI PXIe-5644R校准依賴於一條位於RF輸入和RF輸出之間的固定路徑。該路徑可使用SMA-SMA半硬式線纜連接校准輸入（CAL IN）和校准輸出（CAL OUT）前面板連接器。請不要從設備前面板松開或移除該線纜，否則將影響自校准功能。
自校准
此外當環境溫度變化超過5攝氏度(5° C)時，建議進行自校准。溫度的起伏會降低NI PXIe-5644R的幾個技術指標的性能。執行自校准可根據周邊環境溫度對性能進行補償和優化。自校准通過調整以下NI PXIe-5644R參數來校正溫度：
. LO路徑增益
. RF輸入增益
. RF輸出增益
. RF輸入LO泄漏
. RF輸出LO泄漏
. RF輸入鏡頻抑制
. RF輸出鏡頻抑制
校准合成器通過一個頻率穩定且失真度低的放大器以提供一個穩定的幅值。設備上的校准表將同時掃描頻率和功率，同時還包括頻率的矢量校准。高級校准技術是NI PXIe-5644R通過小尺寸實現研發級儀器性能的主要原因之一。