Verilog中,變量定義方式可以為:reg[位寬-1:0] 數據名;reg[位寬:1] 數據名。其他變量也類似。
以reg變量cnt為例,當cnt位寬為4時,可定義為reg[3:0] cnt,或者定義為reg[4:1] cnt
當cnt賦值為3時,reg[3:0] cnt;cnt=3 等效為 cnt[3]=0,cnt[2]=0,cnt[1]=1,cnt[0]=1;
reg[4:1] cnt;cnt=3 等效為 cnt[4]=0,cnt[3]=0,cnt[2]=1,cnt[1]=1;
當cnt被定義為reg[0:3] cnt;時,reg[0:3] cnt;cnt=3 等效為 cnt[0]=0,cnt[1]=0,cnt[2]=1,cnt[3]=1;
所以定義時需要注意變量的高位和低位。