三段式狀態機設計

1、三段式狀態機與兩段式狀態機的區別

 　　兩段式直接采用組合邏輯輸出，而三段式則通過在組合邏輯后再增加一級寄存器來實現時序邏輯輸出。這樣做的好處是可以有效地濾去租個邏輯輸出的毛刺，同時可以有效地進行時序計算與約束，另外對於總線形式的輸出信號來說，容易使總線數據對其，從而減小總線數據間的偏移，減小接收端數據采樣出錯的頻率。

2、三段式狀態機的基本格式　　

　　第一個always語句實現同步狀態跳轉；

　　第二個always語句實現組合邏輯；

　　第三個always語句實現同步輸出。

3、實例程序講解

　　

 //本例主要采用三段式狀態機：在異步復位信號的控制下，一段式狀態機進入IDLE
  //狀態，q_sig4被復位，一旦sig1或者sig2有效，狀態機進入WAIT狀態，如果sig1和sig2同時有效，那么
 //狀態機進入DONE狀態，如果sig4還有效，那么q_sig4置位，同時狀態機進入IDLE狀態。
 
 module three_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4);
 //數據聲明部分
 input clk,reset,sig1,sig2,sig3;

output reg       q_sig4;

 reg [1:0]    current_state, next_state;

//參數聲明
 parameter  IDLE       = 2'b00;
 parameter  WAIT       = 2'b01;
 parameter  DONE       = 2'b10;

 //狀態跳轉程序設計
always @(posedge clk or posedge reset)
 if(reset)
      current_state <= IDLE;
  else
      current_state <= next_state;
      
 //狀態跳轉輸出
 always @(current_state or sig1 or sig2 or sig3)
   begin
       case(current_state)
       IDLE: begin
                              if(sig1 || sig2)
                                   begin
                                       next_state = WAIT;                                      
                                   end
                                  else
                                      begin
                                          next_state = IDLE;                                         
                                    end
                           end
                   WAIT: begin
                             if(sig2 && sig3)
                                begin
                                     next_state = DONE;                                    
                              end
                           else
                                begin
                                     next_state = WAIT;                                    
                               end
                          end       
                                     
                   DONE:begin
                            if(sig3)
                                begin
                                    next_state = IDLE;                                   
                                end
                            else
                                begin
                                    next_state = DONE;                                   
                                end
                           end
                    
                 default: begin
                              next_state = IDLE;                             
                            end
           endcase       
   end
   
   //邏輯輸出
   always @(posedge clk or posedge reset)
     if(reset)
         q_sig4 <= 1'b0;
     else
         begin
             case(next_state)
                 IDLE,
                 WAIT: q_sig4 <= 1'b0;
                 DONE: q_sig4 <= 1'b1;
                 default: q_sig4 <= 1'b0;
           endcase
         end
         
 endmodule