供電和參考引腳
VCCINT：
類型：Power
功能：內核電壓 1.2V/5%。負責給內部邏輯陣列電源引腳供電。
引腳：共 12 個引腳，包括：10、40、53、61、74、115、129、140、163、190、204、228。
VCCIO[1..8]：
類型：Power
功能：I/O 供電電壓，共 8 個塊，每個塊供電電壓可不一樣，支持所有 I/O 輸入輸出標准。驅動 JTAG 口（TMS、TCK、TDI 和 TDO）和以下引腳：nCONFIG, DCLK, DATA[15..0], nCE, nCEO,nWE, nRESET, nOE, FLASH_nCE, nCSO and CLKUSR。
引腳：共 16 個引腳，包括：7、15（Bank1）；35、47（Bank2）；66、77（Bank3）；96、104（Bank4）；124、136（Bank5）；154、170（Bank6）；192、206（Bank7）；213、225（Bank8）。
GND：
類型：Ground
功能：器件所有的 GND 引腳應連接到板子地上。
引腳：共 27 個引腳，包括：11、16、36、42、48、54、62、67、75、79、97、105、116、125、130、138、141、156、165、172、191、193、205、208、215、227、229。
GNDA：
類型：Ground
功能：PLL 的地。需要和 GND 相連接。
引腳：共包括 4 個引腳，59（GNDA1）179（GNDA2）2（GNDA3）122（GNDA4）。
VREFB[1..8]N[0..2]:
類型：I/O
功能：參考電壓引腳供電。給每個塊輸入參考電壓，如果某個塊使用參考電壓作為 I/O 口標准，這個塊對應的參考電壓引腳需要接到電源上。如果不用，則直接接地。
引腳：共 16 個引腳，包括：13、39、76、114、139、169、184、223（VREFB1N0~ VREFB8N0）；22、46、63、107、133、161、195、235（VREFB1N1~ VREFB8N1）。
VCCA[1..4]：
類型：Power
功能：給鎖相環模擬供電以及其他模擬設備供電，2.5V。
引腳：共 4 個引腳，包括： 58、178、3、123（VCCA1~VCCA4）。
VCCD_PLL[1..4]：
類型：Power
功能：PLL 數字供電電壓，1.2V。
引腳：共有 4 個引腳，60、180、1、121（VDD_PLL1~VDD_PLL4）。
RUP[1..4]：
類型：I/O，input
功能：（復用功能引腳）片上端接（OCT）參考引腳塊 I / O 組 2，4，5，和 7。若使用時，外部必須接精密電阻，不用時為普通 I/O 口（暫時不用，不深究）。
引腳：包括 4 個引腳：51、111、126、187（RUP1~RUP4）。
專用配置/JTAG 引腳
DATA0：
類型：Input（PS，FPP，AS）Bidirectional open drain （AP）
功能：專用配置輸入引腳。在串行配置模式下，通過此引腳接收位寬配置數據。在 AS 模式下，DATA0 內部有個上拉電阻並始終有效。AS 配置后，DATA0 是一個專用的用戶可控制的輸入引腳。DATA0 用作 PP 或者 PS 配置后，可作為 I/O，該引腳的狀態取決於兩引腳的設置。AP 配置后，DATA0 是一個專用的用戶可控制的定雙向引腳。
引腳：共 1 腳，24。
MSEL[3..0]：
類型：Input
功能：配置引腳，用於設定 Cyclone III 的配置方案。這些引腳必須要硬件連接到 VCCA 或者GND。Cyclone III 中一些較小的器件和封裝不支持 AP flash 編程，並且不具備MESL[3]腳。
引腳：共 3 個，155、157、158（MSEL0~MSEL2）
nCE：
類型：Input
功能：專用芯片使能腳，低電平有效。nCE 低時，設備使能；nCE 高時，設備禁用。
引腳：共 1 個，30。
nCONFIG：
類型：Input
功能：專用高配置控制輸入。在用戶模式下拉低此腳會丟失 FPGA 的配置數據，並進入復位狀態，並使所有 I/O 口變成三態（高阻態）。此引腳變成高電平時，會進行重新配置。該引腳上的緩沖器支持滯后，可以用施密特觸發器。
引腳：共 1 個，25。
CONF_DONE：
類型：Bidirectional （open drain）
功能：專用配置狀態引腳。輸出狀態。在配置之前和配置器件 CONF_DONE 應驅動至低電平。一旦所有的配置數據沒有錯誤，初始化周期開始，CON_DONE 被釋放。作為輸入狀態，CON_DONE 接收到所有的數據后，變為高電平。然后設備初始化，進入用戶模式。
引腳：共 1 個，153。
nSTATUS：
類型：Bidirectional （open drain）
功能：專用配置狀態腳。在 FPGA 上電后，和在 POR 時間后釋放（斷電），立即驅動 nSTATUS為低。作為輸出狀態，在配置過程中出現錯誤時，nSTATUS 被拉低。作為輸入狀態，在配置和初始化期間，nSTATUS 被外部拉低時，將會產生錯誤。（初始化和配置期間，這個叫是處於輸入狀態時，不要拉低！）
引腳：共 1 個，17。
TCK：
類型：Input
功能：JTAG 專用輸入腳，將 TCK 連到地，JTAG 電路禁止。
引腳：共 1 個，27.
TMS：
類型：Input
功能：JTAG 專用輸入腳，將 TMS 連到 VCC（+3.3V），JTAG 電路禁止。
引腳：共 1 個，28。
TDI：
類型：Input
功能：JTAG 專用輸入腳，將 TDI 連到 VCC（+3.3V），JTAG 電路禁止。
引腳：共 1 個，26。
TDO：
類型：Output
功能：JTAG 專用輸出腳。
引腳：共 1 個，29。
時鍾和鎖相環引腳
CLK[0,2,4,6,9,11,13,15], DIFFCLK_[0..7]p：
類型：Clock，Input
功能：專用全局時鍾輸入引腳，也可以用於差分全局時鍾輸入的正端或者用戶輸入引腳。差分 P。
引腳：31（CLK0）、33（CLK2）、152（CLK4）、150（CLK6）、210（CLK9）、212（CLK11）、91（CLK13）、89（CLK15）。
CLK[1,3,5,7,8,10,12,14], DIFFCLK_[0..7]n：
類型：Clock，Input
功能：專用全局時鍾輸入引腳，也可以用於差分全局時鍾輸入的負端或者用戶輸入引腳。差分 N。
引腳：32（CLK1）、34（CLK3）、151（CLK4）、149（CLK7）、209（CLK8）、211（CLK10）、92（CLK12）、90（CLK14）。
PLL[1..4]_CLKOUT[p,n]：
類型：I/O，Output
功能：I / O 引腳可用作兩個單端時鍾輸出或一個差分時鍾輸出對。如果他是有 PLL 推送輸出的話，這些引腳只能使用差分 I / O 標准。
引腳：共 8 個，4 個差分對，分別是：69,70（PLL1_CLKOUTp，PLL1_CLKOUTn）、185,186（PLL2_CLKOUTp，PLL2_CLKOUTn）、239,240（PLL3_CLKOUTp，PLL3_CLKOUTn）、117,118（PLL4_CLKOUTp，PLL4_CLKOUTn）。
可選/復用配置引腳
DCLK：
類型：Input（PS，FPP）I/O，Output（AS,AP）
功能：配置時鍾引腳。在 PS 和 PP 配置模式下，DCLK 是中配置數據從外部元到 Cyclone III器件。在 AS 和 AP 模式下，DCLK 是配置接口提供定時的 Cyclone 器件的輸出。在 AP 配置后，改引腳可作為用戶 I/O 引腳可選的用戶控制。
引腳：共 1 個，23。
nCEO：
類型：I/O，Output
功能：設置完成時，輸出驅動拉低。
引腳：共 1 個，162。
FLASH_nCE,nCSO：
類型：I/O，Output
功能：該引腳的功能在 AP 模式下表現為 FLASH_nCE，在 AS 模式下表現為 nCSO。該引腳內部有一個上拉電阻，並始終有效。nCSO:在串行配置（AS）模式下，從 Cyclone III 器件輸出控制信號到配置器件，使能配置器件。FLASH_nCE：在 AP 模式下，從 Cyclone III 器件輸出控制信號到並行 flash 中，使能 flash。
引腳：共 1 個，14。
DATA1，ASDO：
類型：Input（FPP）Output（AS）Bidirectional opne-drain（AP）
功能：該引腳在 PS，FPP，AP 模式下，是 DATA1；在 AS 模式下是 ASDO。DATA1：在非 AS 模式下，作為數據輸入腳。通過 DATA[7..0]或者 DATA[15..0]向目標設備發送全字節或字寬數據。在 PS 配置方案中，DATA1 作為用戶的 I/O 引腳，是三態。FPP 配置后，作為用戶 I/O 腳，該腳的狀態取決於兩用引腳設置。AP 配置后，DATA1 是一個專門的雙向用戶可選配引腳。ASDO：在 AS 模式下用於通過控制 Cyclone III 到配置器件的信號，來讀取數據。在 AS 模式下，這個 ASDO 引腳有一個內部上拉電阻，始終有效。在 AS 配置后，該引腳是一個專用於輸出的用戶可選擇引腳。
引腳:共 1 個,12 腳。
DATA[7..2]：
類型：Input（FPP）Bidirectional opne-drain（AP）
功能:數據輸入。將全字節或全字寬的數據通過 DATA[7..0]或者 DATA[15..0]發送至目標設備上。在AS或者PS的配置方案中,在配置過程中,扮演用戶I/O的角色,即三態(高阻態).經過 AP的配置后,DATA[7..2]專用於雙向用戶可選的引腳。
引腳:218、219、221、226、231、232（DATA2~ DATA7）。
DATA[15..8]：
類型：Bidirectional opne-drain（AP）
功能: 數據輸入。將全字節或全字寬的數據通過DATA[7..0]或者DATA[15..0]發送至目標設備上。在 AS 或者 PS 的配置方案中,在配置過程中,扮演用戶 I/O 的角色,即三態(高阻態)。經過 AP 配置后，DATA[15..8]專用於用戶可選的引腳.
引腳：233（DATA9）、234（DATA10）、236（DATA12）、224（DATA14）。
PADD[23..0]：
類型：I/O，Output（AP）
功能：從 Cyclone III 到並行閃存的 24 位地址總線。
引腳：194（PADD2）、196（PADD3）、200（PADD4）、201（PADD6）、202（PADD7）、203（PADD8）、207（PADD12）、214（PADD17）、220（PADD18）、222（PADD19）、176（PADD20）。
nRESET:
類型：I/O，Output（AP）
功能：復位，低電平有效。nRSET 為低時，復位並行閃存。
引腳：Q240 封裝無。
nAVD：
類型：I/O，Output（AP）
功能：地址輸出，低電平有效。並行閃存讀寫時，驅動 nAVD 為低有效。
引腳：174。
nOE：
類型：I/O，Output（AP）
功能：並行閃存讀使能腳，低電平有效。在讀操作時，驅動 nOE 為低，使能並行閃存輸出。
引腳：168。
nWE：
類型：I/O，Output（AP）
功能：並行閃存寫是使能腳，低有效。在寫操作時，驅動 nWE 為低，使能並行閃存輸出。
引腳：167。
CRC_ERROR:
類型：I/O，Output
功能：高有效，高電平時表示錯誤檢測電路檢測到在配置 SRAM 位的時出現錯誤。引腳是可選復用的，用來當做 CRC 錯誤檢測電路使能。該引腳可在 Quartus II 軟件中設置成開漏輸出。
引腳：160。
DEV_CLRn：
類型：I/O（when option off）Input（when option on）
功能：可選芯片復位引腳，允許覆蓋清楚所有器件寄存器。
引腳：145。
DEV_OE：
類型：I/O（when option off）Input（when option on）
功能：可選引腳，允許用戶再覆蓋所有器件為三態。
引腳：144。
INIT_DONE:
類型：I/O，Output（open-drain）
功能：這是一個雙重用途的狀態引腳，檔為當作 INI_DONE 使能時，可以用作 I/O。如果使能，從低到高的變化過程，表示器件進入用戶模式過渡。如果 INT_DONE 輸出使能，在配置之后，INT_DONE 引腳不可以用作 I/O 口。這個引腳可以使能通過使能 INIT_DONE 操作在Quartus II 軟件中實現。
引腳：159。
CLKUSR：
類型：I/O，uput
功能：可選用戶提供的時鍾輸入，用於同步一個或多個器件的初始化。如果此引腳未作為用戶提供的配置時鍾，可以做為一個用戶 I/O 腳。這個引腳可以通過 Quartus II 軟件打開 CLKUSR來實現使能。
引腳：164。
兩用差分和外部存儲器接口引腳
DIFFIO_[L,R,T,B][0..61][n,p]：
類型：I/O, TX/RX channel
功能：兩用差分發射器/接收通道。這些信道可以兼容 LVDS 的發送和接收。p 代表 positive，n 代表 negative。如果不適用差分信號，這些引腳可以作為用戶 I/O 引腳。
DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],DPCLK[0..11]：
類型：I/O, DQS/CQ, DPCLK
功能：兩用 DPCLK/ DQS 引腳可以連接到全局時鍾網絡的高扇出控制信號，如時鍾，異步清零，預置，時鍾使能。它也可以作為可選的數據選通脈沖信號，用於在外部存儲器接口。這些管腳驅動專用 DQS 相移電路，允許微調的輸入時鍾的相移或閃光燈正確對齊需要捕捉數據的時鍾邊沿。
DQS[0..5][L,R,T,B]/CQ[1,3,5][L,R,T,B][#],CDPCLK[0..7]：
類型：I/O, DQS/CQ, CDPCLK
功能：兩用 CDPCLK/ DQS 引腳可以連接到全局時鍾網絡的高扇出控制信號，如時鍾，異步清零，預置，時鍾使能。只有一個在每個角落的兩個 CDPCLK 喂飽的時鍾控制塊一次。其他引腳可以用作通用 I / O 引腳。的 CDPCLK 信號產生更多的延遲時鍾塊控制，因為他們是被趕進時鍾塊控制之前復。它也可以作為可選的數據選通脈沖信號，用於在外部存儲器接口。這些管腳驅動專用 DQS 相移電路，允許微調的輸入時鍾的相移或閃光燈正確對齊需要捕捉數據的時鍾邊沿。
DQ[0..5][L,R,T,B]：
類型：/O, DQ
功能：可選的數據信號，用於在外部存儲器接口。
DM[0..5][L,R,B,T][0..1]/BWS#[0..5][L,R,T,B]：
類型：I/O, DM/BWS#
功能：數據屏蔽引腳時，只需要寫入到 DDR SDRAM 和 DDR2 SDRAM 器件。 QDRII SRAM 器件使用的 BWS 信號選擇字節被寫入內存。 DM/ BWS＃引腳上的低電平信號表明寫是有效的。駕駛 DM/ BWS＃腳高的內存掩蓋了 DQ 信號的結果。