給大家介紹菜鳥的第二款武器。xilinx edk 開發軟件。
武器介紹：
名稱：Xilinx Platform Studio
功能：xilinx 系列FPGA利用MicroBlaze或硬核開發的必備武器，屬於ise套裝中的一部分。此武器很少單獨出現，一般都是和他的愛妻SDK一同闖盪江湖。
武力：4星。（與sdk合體后，武力值翻倍）
推薦等級： 9級（學習MicroBlaze開發的菜鳥必備）
備注：本版本開發套件，為xilinx公司ise產品最后一個版本。優點多多，BUG也多多，這里的BUG在EDK中表現無疑，具體問題具體解決。
獲取方法：在xilinx官網上可以下載
裝備方法：和普通的軟件安裝方法一致，沒什么特殊強調的地方。一點安裝時間很長，如果卡在某個地方20--30分鍾，大家不要覺得是程序卡死，繼續等下去。
安裝好ise套件后，會自帶EDK軟件。
使用教程
1，打開方法：
確認正確安裝后，一般會在桌面建立快捷方式，點擊快捷方式即可進入軟件。如沒有，可以 開始----所有程序 ---- Xilinx Design Tools ---- ISE Design Suite 14.7
---- EDK-- Xilinx Platform Studio
進入EDK后出現以下界面，這里有很多導航。我們這里選擇第一項創建新工程。其他的基本不怎么常用，有興趣的朋友，可以看着英文注釋，自己嘗試一下。
2.總線類型選擇
在這里，添加工程的所在文件夾。默認會生成一個system。xmp的文件，這里system可以更改名字。地下的兩個對話框里是選擇以前的工程文件，
打開以前的文件工程，一般也不常用。中間的是重點，這里有兩個選項一個是AXI總線，一個是PLB總線。在xilinx 系列FPGA中，早期的版本支持PLB。這個
PLB是為了支持powerpc開發的。在高級一點的FPGA中開始拋棄powerpc。改成內置嵌入式RAM，為了支持改動，有開發了AXI總線。兩個總線其實大同小
異。一般初學者可能接觸的都是spanart3an。所以這里選擇PLB來講解。
3.go
這里問你是新建還是在以前工程基礎上建。我們新建。
4.期間選擇
這里需要注意，xilinx自己有很多技術成熟的開發板。所以這里有兩個選項，第一個就是問你是不是用的是xilinx自己設計的開發板
如果是，你就在第一項里選擇。這里的好處就是，太會把需要的外設，ucf文件什么直接生成，很省心。如果不是現成的板子，是自己做的
等等，就要從下面進行FPGA型號的選擇。這個器件手冊都有。一般新手在上一項選擇就好。這里以底下的為例，是因為，以前寫過一段教程
結果有些朋友看完教程不知道如何添加自定義的開發板。在這里也提示一下各位朋友多動腦，不要什么都指着別人告訴你。復位的那個信號
要注意選擇。如果工程建立好了，把生成的文件下載到FPGA里，發現不好使，首先要考慮的就是時鍾和復位是否有問題。
5.選擇核心數
單核就行。
6.時鍾，和local memory
這里需要注意，系統時鍾50Mhz，這個是可選的，你要看你開發板上是多少。66.67是驅動microblaze的，默認就行，也可以自己改
，要問根據什么改，這個一般要看你的系統帶寬什么的。初學者先不要考慮。local memory 這一項是系統內部的存儲容量，比如代碼什么的
注意的是，在sdk中開發，如果你的代碼量比較多，或者需要的存儲較大，會提示local memory不夠大，到時候大家不要慌就好。一般8kb夠用
沒底的化可以選大點，以后知道怎么算了，在確切選擇就好。
7.添加外設
在這里可以添加外設，不添加也行，在之后的界面也可以，這里dlmb和ilmb是系統必須的，沒法刪除。
8.容量選擇
先前講過local memory。如果不都大，也可以從你掛載的ddr上分配下來一些。下面的圖片就是這個操作。如果在前面外設選擇過程
中你沒有選擇ddr。這里是灰色不可選的。大小自己設置。我這里2k是我做的項目需要，大家不要學。
9.概要
這里會給你個概要信息。看看就行。點完成會出現一個提示信息，是詢問你在生成工程前是否已經保證添加ucf和連接jtag線等。
可以不管，建議大家把這些警告什么的看看，不要一出警告就慌了。
10.界面介紹
這里就到了工程界面了、ipcatalog里面全是iP核，大家可以點開看看，雙擊看看，以前寫過的教程里，這里就簡單的說了一句。后來有的朋友
說不知道怎么添加ip。這個，這個，你隨便雙擊個ip，就添加進行啦。多試試吧。添加的情況和結構就在右側，bus interfaces 下是你都添加了什么ip
，方便的網狀結構就是你系統的連接結構，lmb是必有的可以不細研究，plb就是總線，大家可以看看都有什么掛載到這個總線上，其中實心表示已連接
，空心表示沒有連接。需要說明一點的就是，在mcb——ddr2下有xcl0這么個東西，這個總線就是用來把內存中的一部分變成local mermory的。
11.端口設置
ports下，是你IP等等的端口，模塊互聯呀，和外圍連接呀，就在這里設置。
12.地址范圍
每個設備的地址范圍。addresses
13.結構圖
在graphical design view 可以看你的系統結構圖。
14.生成。bit
在edk中左側有一個快捷圖標，這里不一一解釋。以后遇到再說。
其中implement flow是經常用的，也是必用的。如果覺得edk的結構已經搭建好啦。可以分別點擊generate netlist生成網表，
在點擊generate bitstrem 生成。bit文件，也可以直接點擊generate bitstream。這個過程很慢，如果工程大點，變個5,6小時都是
有可能的。上面的都完成后，可以點擊export design 關聯到sdk。有關sdk的下一篇在講。如果沒有這個快捷方式，在軟件上面的選項里面
也可以找到。
總結。
xilinx edk 14.7中有一些瑕疵。以后有時間在統一說一說、
FPGA成神之路 我是 菜鳥0號
hongzhui1111@126.com
2014.05.28