- 新建工程文件
File>New Project Wizard，如圖1所示
設置工程的文件夾目錄及工程名，如圖2所示
因為還沒有創建demo1文件夾，Quartus II彈出一個對話框，詢問是否新建所需文件夾，如圖3所示。
單擊Yes，將會出現圖4
如果有已存在的文件，在此框圖中添加，如果沒，單擊Next，將會出現圖5
選擇器件家族和指定的器件，單擊Next，出現圖6
指定一些第三方EDA工具。持續Simulation選用ModelSim-Altera，格式為Verilog HDL。單擊Next，出現圖7
設置一覽如圖10所示。單擊Finish，返回Quartus II主體窗口。標題欄將顯示clk工程，如圖8所示。
2.編寫源程序
選擇File>New打開圖9所示窗口，選擇Verilog HDL File，並單擊OK。這將打開文本編輯器窗口。第一步是指定所創建的文件的名稱。
選擇File>Save As，打開圖10所示的對話框。選擇存儲類型為Verilog HDL File，填寫名稱為light.v。單擊Save
輸入要編寫的代碼
3.綜合編譯
選擇Processing>Start Compilation運行編譯器，或者單擊快捷鍵按鈕運行。在編譯過程中，Quartus II的左邊會顯示不同階段的進度，如圖11。
編譯成功（或不成功）后，會彈出一個對話框，單擊OK。Qartus II會顯示圖12所示畫面的編譯報告
4.仿真程序
新建testbench文件，使用文本編輯器新建testbench文件，如圖13所示，命名為light_tb.v；不要勾Add file to current project選項，即不可加入到Quartus工程文件夾列表。
設置ModelSim-Altera路徑，第一次使用需要先設置ModelSim-Altera路徑。選擇Tools>Options>General>EDA Tool Options，打開EDA工具選擇，如圖14所示，設置路徑。
添加仿真所需測試文件，選擇Assignments>Setting>EDA Tool Setting>Simulation，打開圖15所示窗口。在NativeLink setting下，選擇Compile test bench:標簽，單擊Test Benches按鈕，打開圖15所示窗口。單擊New，彈出設置窗口，命名Test bench name:為clk_tb（與前面編寫light_tb.v一致）；在File name:處，點擊…按鈕，添加clk_tb文件路徑；單擊Add，完成后如圖16所示。連續三次單擊OK，返回Quartus II主題窗口。
開始仿真，選擇Tools>Run EDA Simulation Tool>EDA RTL Simulation，進行RTL仿真；或者選擇Tools>Run EDA Simulation Tool>EDA Gate Level Simulation，進行門級仿真。此處以RTL仿真為示范。選擇選擇Tools>Run EDA Simulation Tool>EDA RTL Simulation，彈出圖17所示仿真畫面。稍等片刻，波形就會顯現。
