verilog邏輯相等==，與邏輯全等===的區別

邏輯相等（==），與邏輯全等（===）的區別是：

當進行相等運算時，兩個操作數必須逐位相等，期比較結果才為1（真），如果這些位是不定態（X）或高祖態（Z），其相等比較的結果就會是不定值；

而進行全等運算時，對不定或高阻狀態也進行比較，當兩個操作數完全一致時，其結果才為1，否則為0.

如，設A= 8'B1101_XX01，B=8'B1101_XX01

則A==B  運算結果為X；

A===B  運算結果為1