Modelsim error :Illegal output or inout port connection (port 'divclk').


這里特別強調一下激勵的設置。相應於被測試模塊的輸入激勵應該設置為reg型輸出相應

設置為wire型雙端口inout在測試中需要進行特的處理。 

TESTBENCH 中的“  divclk”

Module中的“  divclk”

 


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