FPGA產生基於LFSR的偽隨機數

1.概念

　　通過一定的算法對事先選定的隨機種子(seed)做一定的運算可以得到一組人工生成的周期序列，在這組序列中以相同的概率選取其中一個數字，該數字稱作偽隨機數，由於所選數字並不具有完全的隨機性，但是從實用的角度而言，其隨機程度已足夠了。這里的“偽”的含義是，由於該隨機數是按照一定算法模擬產生的，其結果是確定的，是可見的，因此並不是真正的隨機數。偽隨機數的選擇是從隨機種子開始的，所以為了保證每次得到的偽隨機數都足夠地“隨機”，隨機種子的選擇就顯得非常重要，如果隨機種子一樣，那么同一個隨機數發生器產生的隨機數也會一樣。

2.由LFSR引出的產生方法

　　產生偽隨機數的方法最常見的是利用一種線性反饋移位寄存器(LFSR),它是由n個D觸發器和若干個異或門組成的，如下圖：

　　　　

其中，gn為反饋系數，取值只能為0或1，取為0時表明不存在該反饋之路，取為1時表明存在該反饋之路；n個D觸發器最多可以提供2^n-1個狀態(不包括全0的狀態)，為了保證這些狀態沒有重復，gn的選擇必須滿足一定的條件。下面以n=3，g₀=1，g₁=1,g₂=0,g₃=1為例，說明LFSR的特性，具有該參數的LFSR結構如下圖：

　　　　

　　假設在開始時，D₂D₁D₀=111(seed)，那么，當時鍾到來時，有：

　　D₂=D1_OUT=1；

　　D₁=D_{0_}OUT^D₂_OUT=0；

　　D0=D_{2_}OUT=1；

即D₂D₁D₀=101；同理，又一個時鍾到來時，可得D₂D₁D₀=001. ………………

畫出狀態轉移圖如下：

　　　　　　　　　　

　　從圖可以看出，正好有2^3-1=7個狀態，不包括全0；

　　如果您理解了上圖，至少可以得到三條結論：

　　1)初始狀態是由SEED提供的；

　　2)當反饋系數不同時，得到的狀態轉移圖也不同；必須保證g_n===1,否則哪來的反饋？

　　3)D觸發器的個數越多，產生的狀態就越多，也就越“隨機”；

 

3.verilog實現

　　基於以上原理，下面用verilog產生一個n=8，反饋系數為g₀g₁g₂g₃g₄g₅g₆g₇g₈=101110001的偽隨機數發生器，它共有2^8=255個狀態，該LFSR的結構如下：

verilog源代碼如下：

module RanGen(
    input               rst_n,    /*rst_n is necessary to prevet locking up*/
    input               clk,      /*clock signal*/
    input               load,     /*load seed to rand_num,active high */
    input      [7:0]    seed,     
    output reg [7:0]    rand_num  /*random number output*/
);


always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        rand_num    <=8'b0;
    else if(load)
        rand_num <=seed;    /*load the initial value when load is active*/
    else
        begin
            rand_num[0] <= rand_num[7];
            rand_num[1] <= rand_num[0];
            rand_num[2] <= rand_num[1];
            rand_num[3] <= rand_num[2];
            rand_num[4] <= rand_num[3]^rand_num[7];
            rand_num[5] <= rand_num[4]^rand_num[7];
            rand_num[6] <= rand_num[5]^rand_num[7];
            rand_num[7] <= rand_num[6];
        end
            
end
endmodule

仿真波形：

　　

以1111 1111為種子，load信號置位后，開始在255個狀態中循環，可將輸出值255、143、111……作為偽隨機數。