FIR濾波器

1、FIR 濾波器是在數字信號處理(DSP)中經常使用的兩種基本的濾波器之一，另一個為IIR濾波器。
2、FIR代表有限沖激響應(Finite Impulse Response)的簡稱。
3、 FIR(有限沖激響應)中的有限是沖激響應是有限的意味着在濾波器中沒有發反饋.。
4、 FIR 濾波器外還有一類 IIR(無限沖激響應,Infinite Impulse Response)，IIR濾波器使用反饋，因此當信號輸入后，輸出是根據算法循環的。
5、 FIR濾波器與IIR濾波器比較，每一種都有優缺點，但總得來說， FIR濾波器的優點遠大於缺點，因此在實際運用中，FIR濾波器比IIR濾波器使用的比較多。
6、相較於IIR濾波器, FIR濾波器有以下的優點：
(1) 可以很容易地設計線性相位的濾波器，線性相位濾波器延時輸入信號，卻並不扭曲其相位，實現簡單， 在大多數DSP處理器， 只需要對一個指令積習循環就可以完成FIR計算。 適合於多采樣率轉換，它包括抽取(降低采樣率)， 插值(增加采樣率)操作， 無論是抽取或者插值，運用FIR濾波器可以省去一些計算，提高計算效率， 相反,如果使用IIR濾波器，每個輸出都要逐一計算，不能省略，即使輸出要丟棄.。
(2)具有理想的數字特性， 在實際中，所有的DSP濾波器必須用有限精度(有限bit數目)實現，而在IIR濾波器中使用有限精度會產生很大的問題，由於采用的是反饋電路，因此IIR通常用非常少的bit實現，設計者就能解決更少的與非理想算術有關的問題。
(3) 可以用小數實現. 不像IIR濾波器，FIR濾波器通常可能用小於1的系數來實現。(如果需要，FIR濾波器的總的增益可以在輸出調整)。當使用定點DSP的時候，這也是一個考慮因素，它能使得實現更加地簡單。
7、 相較於IIR濾波器, FIR濾波器的缺點是什么，相比較於IIR濾波器, 有時FIR濾波器為了得到一個給定的濾波響應特性,需要花費更多的存儲器或者計算. 當然,用FIR濾波器去實現某些響應也是不實際的.
8、 在描述FIR濾波器的時候，都要提到沖激響應 - FIR濾波器的沖激響應實際上是FIR的系數。 抽頭(Tap) - FIR的抽頭是系數或者延時對，FIR抽頭的個數(通常用N來表示)意味着。1)實現濾波器所需要的存儲空間， 2) 需要計算的數目， 3)濾波器能濾掉的數量， 實際上,越多的抽頭意味着有更多的阻帶衰減， 更少的波紋，更窄的濾波等等。4) 乘累加 (MAC) - 在FIR方面考慮,MAC是指把延時的數據采樣與相應的系數相乘，然后累加結果。通常，FIR每一個抽頭都需要一個MAC。大多數DSP微處理器實現MAC操作都是單指令周期。5)躍遷帶(Transition Band) -在通帶和阻帶邊沿之間的頻帶。躍遷帶越窄，需要更多的抽頭去實現濾波器。也有說，小的躍遷帶就是一個sharp濾波器。6)延時線- 一組存儲器單元，實現在FIR計算中的Z^-1延時。環形緩存 - 一個特殊的緩存，是首尾相連的。通常由DSP微處理器實現。

 

FIR濾波器

FIR濾波器的種類目前，FIR濾波器的硬件實現有以下幾種方式：一種是使用單片通用數字濾波器集成電路，這種電路使用簡單，但是由於字長和階數的規格較少，不易完全滿足實際需要。雖然可采用多片擴展來滿足要求，但會增加體積和功耗，因而在實際應用中受到限制。另一種是使用DSP芯片。DSP芯片有專用的數字信號處理函數可調用，實現FIR濾波器相對簡單，但是由於程序順序執行，速度受到限制。

 

• FIR濾波器的分類

  • 目前，FIR濾波器的硬件實現有以下幾種方式：

    1.1、數字集成電路FIR濾波器

    一種是使用單片通用數字濾波器集成電路，這種電路使用簡單，但是由於字長和階數的規格較少，不易完全滿足實際需要。雖然可采用多片擴展來滿足要求，但會增加體積和功耗，因而在實際應用中受到限制。

    1.2、DSP芯片FIR濾波器

    另一種是使用DSP芯片。DSP芯片有專用的數字信號處理函數可調用，實現FIR濾波器相對簡單，但是由於程序順序執行，速度受到限制。而且，就是同一公司的不同系統的DSP芯片，其編程指令也會有所不同，開發周期較長。

    1.3、可編程FIR濾波器

    還有一種是使用可編程邏輯器件，FPGA／CPLD。FPGA有着規整的內部邏輯塊整列和豐富的連線資源，特別適合用於細粒度和高並行度結構的FIR濾波器的實現，相對於串行運算主導的通用DSP芯片來說，並行性和可擴展性都更好。

• FIR濾波器理論

  • 帶有常系數的FIR濾波器是一種LTI數字濾波器。z階或者長度為z的∏R輸出對應於輸入時間序列x［n］的關系由一種有限卷積數量形式給出，具體形式如下：

    其中從f［0］≠0—直到f［L－1］≠0均是濾波器的z階的系數，同時也對應於ΠR的脈沖響應。對於LTI系統可以更為方便地將（3，2）表示成z域內的形式：

    其中F（z）是FIR的傳遞函數，其z域內的形式如下：

    圖1給出了z階LTI型FIR濾波器的圖解。可以看出，ΠR濾波器是由一個“抽頭延遲線”加法器和乘法器的集合構成的。傳給每個乘法器的操作數就是一個FIR系數，顯然也可以稱作“抽頭權重”。過去也有人將FIR濾波器稱為“橫向濾波器”，就是說它的“抽頭延遲線”結構。

    圖1 直接形式的FIR濾波器

    （3．4）中多項式F（z）的根確定了濾波器的零點。僅有零點存在也就是FIR經常被稱作“全零點濾波器”的原因。在第5章我們將討論∏R濾波器中重要的一類（叫作CIC濾波器），它是遞歸的，但也是FIR。這是可能的，因為遞歸部分產生的極點已經被濾波器的非遞歸部分消除了。有效極點／零點圖就變得只有極點了，也就是全零點濾波器或者是FIR。注意：非遞歸濾波器均是FIR，但是遞歸濾波器卻可以是FIR或者是IIR。圖2說明了這一關系。

    圖2 結構和脈沖長度之間的關系

• 於脈動陣列的FIR濾波器設計

  • 有限長沖激響應(FIR)濾波器在數字信號處理中是一種基本的處理單元。無限長單位沖激響應(IIR)數字濾波器的優點是可以利用模擬濾波器設計的結果，但其缺點是不具有線性相位性。圖像處理以及數據傳輸都要求信道具有線性相位特性，FIR濾波器可以做成嚴格的線性相位，避免被處理信號產生相位失真，還可以具有任意的幅度特性。此外，FIR濾波器的單位沖激響應是有限長的，因而濾波器一定是穩定的。

    在數字濾波器的研究中，已經提出多種FIR濾波器的設計和實現方法，如並行結構、流水線結構、分布式結構等[1-3]。FIR濾波器計算量大，且要求實時實現。如何提高速度以滿足信號處理的高效性和實時性一直是人們研究的重點和熱點。脈動陣列是一種新型的流水線結構，所有處理單元是相同且全流水的，並且有模塊化和規則化的特征，這對於硬件設計是很重要的。脈動陣列結構可以很好地滿足高速實時信號處理的需要，提高數據的通過率及電路的執行速度。該結構結合了並行結構和流水線的優勢，使FIR濾波器達到了更高的處理速度。

    數字濾波器現在大多在DSP芯片上實現[4]。隨着集成電路技術的發展，現在已有多種專用DSP芯片用於實現濾波、FFT等運算。另外，FPGA內部的規整的邏輯塊陣列，很適合實現脈動陣列這種高度並行的運算。Altera公司新推出的Stratix系列FPGA內部有豐富的邏輯陣列資源及高性能嵌入式DSP塊，能夠高效地實現數字信號處理功能[5]。

    本文首先介紹了FIR濾波器和脈動陣列的原理，然后設計了脈動陣列結構的FIR濾波器，畫出電路的結構框圖，並進行了時序分析，最后在FPGA上進行驗證。結果表明，脈動陣列的模塊化和高度流水線的結構使FIR濾波器在FPGA上獲得了很好的性能，比串行結構的運算速度更快，呵以更好地滿足數字信號處理中高效、實時的要求。

    2 FIR濾波器及脈動陣列原理

    2.1 FIR濾波器原理

    數字濾波器用於改變輸入信號X(n)的頻譜特性以滿足某種特定的設計要求。一個因果的數字濾波器可以用它的單位沖激響應h(n)、傳輸函數H(z)或者差分方程來表達。其中單位沖激響應和傳輸函數描述了系統的時域和頻域性質，差分方程則反映了實現該濾波器所需的運算。

    一個線性時不變因果濾波器可以用式(1)的差分方程描述：

    如果1≤k≤N時，ak=0，則：

    這就是一個M階的FIR濾波器，是非遞歸運算。

    2.2 脈動陣列

    脈動陣列結構是1978年由Carneige-Mellon大學的H.T.Kung等人發展起來的一種專用處理器設計模型，是一種新的流水線結構，表示一種有節奏地汁算並通過系統傳輸數據的處理單元網絡。這些處理單元規則地泵入泵出數據以維持規則的數據流[6]。由於其數據運算與傳送方式類似於心臟或脈搏有節奏地跳動，因此被稱為心動陣列或脈動陣列。利用脈動陣列可設計出一系列適合數字信號處理應用的模塊化、規則且有效的運算結構。脈動陣列結構的基本特性如下：

    (1)脈動性

    數據在一個全局時鍾的精確控制下，有節奏地經過計算和傳遞過程，最后通過網絡。

    (2)模塊性和規則性

    陣列由模塊化的處理單元組成，各處理單元之間的互連方式均勻一致，並且計算網絡可任意擴大。

    (3)空間局部性和時間局部性

    表現在數據從一個計算節點傳遞到下一個計算節點至少需要一個單元時間。

    (4)有效的流水線結構

    脈動陣列免除了形成數據流所需的控制開銷。陣列內處理單元間的局部連接方式使陣列中負載均勻、連線極短，最大限度地減小了系統內部的通信延時，提高了處理單元的利用率，使整個陣列的系統性能得到充分發揮。

    脈動結構是將線性映射技術用於規則依賴圖上進行設計的。依賴圖的邊表示優先約束。脈動陣列設計中的基本矢量有：

    (1)投影矢量：

    (2)處理器矢量：PT=(p1 p2)

    (3)調度矢量：ST=(S1 S2)

    (4)硬件利用率：HUE=1/│STd │

    3 FlR濾波器的脈動結構設計

    3.1 FIR濾波器的脈動陣列結構

    用調度不等式選擇可行的調度矢量ST，並根據脈動結構的可行性限制條件選擇投影矢量d和處理器空間矢量PT，然后用線性映射技術設計脈動列。

    選擇投影矢量、處理器矢量和調度矢量如下：

    於是，節點IT=(i，j)被處理為：

    節點IT=(i，j)的執行時間為：

    硬件利用率：

    以五階FIR濾波器為例：

    其中，d0,d1，d2和d3作為延時單元，m0，m1，…，m4為固定乘數的乘法器，乘數分別為ω0，ω1，…，ω4。乘法器m0和加法器a0構成處理器P0;乘法器m1和加法器a1構成處理器P1;類似的，m4和a4構成處理器P4。5個處理器同時工作，x(n)輸入后同時到達5個處理器，分別和權重ωi相乘后，經不同的延時相加得到結果y(n)。

    該設計框圖很好地體現了2.2節提到的脈動陣列的4個基本特性。數據在網絡中有節奏的輸入、計算、傳遞並輸出。

    該結構由5個相同的模塊化處理器構成，容易擴展，可實現任意階的FIR濾波器。數據的輸入、和權重的相乘、中間結果的寄存、數據的輸出各需要一個單元時問，但這幾種操作可同時進行，不會互相干擾。該脈動陣列結構以高度的流水線方式運行。

    需要注意的是，在乘法器輸出的時候需要對輸出的數據進行一位擴展，以避免加法器的溢出問題。

    3.2 時序分析

    該結構的空問時間表示如圖2所示。橫軸為時間軸，縱軸為處理器軸。圖中的每一行對應一個處理器。可以看到在時間軸的某一點上，輸入數據x(n)在同一時間劍達所有處理器，即輸入"廣播";在處理器軸的某一點上，權重ωi在各處理器中處於相同的空間坐標，因此權重"保持";而輸出數據y(n)在不同的空間和時間得到，所以輸出"移動"。該FIR濾波器為輸入廣播、權重保持、輸出移動型的脈動陣列結構。

    借助於脈動陣列技術，輸入和輸出之間的處理可以同時進行，因此，總的執行時間變得最小。對該結構進行時序分析，如圖3所示。在第一個時鍾周期x(0)送到各處理器，和權重分別相乘后在第二個時鍾周期得到y(0)=ω0x(0)，在此同時數據x(1)已經輸入;第三個時鍾周期輸入x(2)，在處理器P0得到ω0x(1)，此時處理器P1的結果ω1x(0)經一級延時后和P0的結果相加得到y(1)=ω0(1)+ω1x(O)。同理，第四個周期得到y(2)=ω0x(2)+ω1x(1)+ω2x(0)，第五個周期得到y(3)=ω0x(3)+ω1x(2)+ω2x(1)+ω3x(O)…。

    4 FPGA驗證

    以一個輸入輸出均為8 b的五階FIR濾波器為例，對該脈動陣列結構的FIR濾波器在FPGA上進行驗證。目標器件選用Stratix系列器件，編譯軟件為QuartusⅡ4.2。

    Stratix系列器件是Altera公司推出的新型FPGA，其內部有豐富的嵌入式存儲器、優化的數字信號處理(DSP)塊和高性能I/O能力。Stratix器件是設計復雜的高性能系統的理想選擇。StratiX器件使用DSP塊實現大計算量應用所需的大數據吞吐量。DSP塊由硬件乘法器、加法器、減法器、累加器和流水線寄存器組成[6]。從圖1中可以看出，每個處理器單元由一個乘法器和一個加法器構成，這種結構很適合用FPGA內部的DSP塊實現。

    實驗結果如表1所示。為了便於比較，使用相同的器件，還給出了串行結構FIR濾波器的實驗結果。在串行結構中，每次計算1個x(n)，需要3個時鍾周期。脈動陣列結構每次計算5個x(n)，需要5個時鍾周期。每個x(n)為8 b數據。運算速度可以由下面的公式得出：

    運算速度=(每次處理數據長度/運算耗用的時鍾周期數)×系統時鍾頻率

    從表中可以看出，在占用邏輯單元的數量上二者基本相當，雖然串行結構只占用了一個DSP塊，脈動陣列結構占用了5個，但串行結構的最高運算速度只能達到284.93 Mb/s，脈動陣列可以達到1 840.32 Mb/s。顯然脈動陣列結構更具優勢，可以更好地滿足數字信號處理中高效、實時的要求。本文基於脈動陣列技術，設計了高效的FIR濾波器，具有模塊化和流水線的結構，並充分利用了FPGA資源，達到了較高的工作頻率。

    5 結 語

    FIR濾波器是數字信號處理中的一種基本運算，有着廣泛的應用。基於脈動陣列結構，本文設計了高效的FIR濾波器。模塊化和高度流水線的結構使得其在FPGA上獲得了較好的性能，完全可以滿足系統高效、實時處理的要求，提高了系統運算速度並充分合理地利用了FPGA資源。另外，由於脈動陣列自身的特點，各級結構相同，方便擴展，可以實現任意階的FIR濾波器。

• 基於FPGA實現變采樣率FIR濾波器的研究

  • 1. 引言

    隨着數字信號處理理論及應用技術的迅速發展，在一個數字系統中只用一個采樣頻率已 經很難滿足要求。在實際的應用中，經常會遇到采樣率的轉換問題，即要求一個數字系統能 工作在“多采樣率”狀態。近年來，建立在采樣率轉換基礎上的“多采樣率數字信號處理” 已成為數字信號處理學科中的主要研究內容之一。直觀地考慮，首先將以采樣率 F1 采集的 數字信號進行數模轉換，這樣就變成模擬信號，再按采樣率 F2 進行模數轉換，從而實現了 從F1 到F2 的采樣率轉換，這就是變換采樣率的最簡單方法。但是這樣較麻煩，且易使信 號受到損傷，所以在實際應用的變采樣系統中，改變采樣頻率並不經過模擬信號，而是完全 在數字域中實現的。在數字信號處理中，濾波占有極其重要的作用，適用於變采樣率系統 中的數字濾波器就是本文要談論的主要內容。

    2.FIR 數字濾波器的設計過程及結構

    數字濾波器根據其沖擊響應函數的時域特性，可分為兩種：無限長沖激響應（IIR）濾波器和有限長沖激響應（FIR）濾波器。FIR 濾波器被廣泛應用於各類數字信號處理系統， 它的系統總是穩定的，可以滿足濾波器對幅度和相位特性的嚴格要求，避免模擬濾波器溫漂 和噪聲等問題，易實現線性相位且易用硬件實現，這些都是FIR 系統的突出優點，也是IIR 系統不易實現的。盡管IIR 濾波器系統比FIR 濾波器系統易取得較好的通帶和阻帶衰減特性， FIR 系統若要取得較好的衰減特性，一般要求系統函數H(z)階次要高，也即濾波器長度M 要大。綜合以上考慮，本文選用FIR 濾波器來完成設計。

    2.1FIR 數字濾波器的基本原理及設計基礎

    圖1 中x(n)是輸入信號，x(n-i)是延時了i 個采樣周期的輸入信號，h(i)(i = 0,1,…,n-1)是第i 個延時節的加權值（即濾波器系數），y(n)是時刻t = nT 時濾波器的輸出信號。

    FIR 數字濾波器的設計一般要經過三步[2]：確定目標、逼近和計算機實現。通常在設計 濾波器之前，應該先根據具體的應用確定一些技術指標。指標的形式一般在頻域中給出幅度 和相位響應。幅度指標主要有2 種方式，分別是絕對指標和相對指標。在確定了技術指標之 后，就可以根據數學知識和濾波器的基本原理確定濾波器的模型來逼近給定的指標。上兩步 的結果通常是得到以差分或系數函數或沖擊響應描述的濾波器，根據這個描述用硬件或軟件 實現並分析其頻率特性和相位特性。至此完成了一個濾波器設計的全過程。

    2.2 利用Matlab 實現FIR 數字濾波器

    Matlab 是一個交互式的以矩陣為基礎的軟件，它被廣泛應用與教學、科研和工程設計 等各個領域。隨着Matlab 軟件的發展，尤其是Matlab 的信號處理工具箱的不斷完善，不僅 數字濾波器的計算機輔助設計有了可能，而且還可以使設計達到最優化。

    在數字信號處理領域里，采樣頻率轉換就是將信號采樣頻率從一個給定的頻率F1=1/T1 轉換到另一頻率F2=1/T2 的過程，它是一個非線性過程。當新的采樣頻率高於原始頻率，即 F2 > F1 時，稱為升采樣率或插值；反之，當新的采樣頻率低於原始頻率，稱為降采樣率或 抽取。

    設對某限帶時間波形x(t),以采樣率fs（在滿足采樣定理的條件下）進行采樣，得到時

    基於半帶濾波器的優點，在半帶濾波器的基礎上設計FIR 濾波器一般采用等波紋逼近 法，該方法對同樣的技術指標，能使誤差均勻分布在整個頻帶，而且這種逼近法需要的濾波 器階數低，且最大誤差最小。

    給定半帶濾波器的設計指標：

    通帶截止頻率為20KHz，采樣頻率為88.2KHz，通帶波紋為0.001，阻帶衰減70dB。

    根據上述指標，結合其優點，利用Matlab 的信號處理工具中的remez 函數進行FIR 濾 波器的設計。remez 函數利用Parks-McClellan 算法，該算法利用remez 交換算法和切比雪 夫逼近理論來設計濾波器，使實際濾波器的幅頻響應最優地擬合理想濾波器的幅頻響應，使 它們之間最大誤差最小化。

    調用remezord 和remez 函數設計此濾波器， 由調用格式 [N,fo,ao,w]=remezord(f,m,,rip,Fs)[3]知道，首先根據設計指標確定remezord 函數的調用參數， 估算出濾波器的最低階數N ，其返回函數再作為remez 函數的調用參數，再直接編寫程序 調用remez 函數得到濾波器單位脈沖響應h(n)，得到如圖2 所示的幅頻響應：

    通過分析該半帶濾波器的幅頻響應，可以發現該濾波器的通帶和阻帶波紋俱在 0.0015dB 以內，阻帶衰減達到了70dB。 程序運行結果顯示，濾波器階數N=43，基本符合設計要求。

    3.FIR 數字濾波器的FPGA 硬件實現

    由前面的Matlab 設計已經求得了要求的FIR 濾波器的濾波系數及階數，下面利用FPGA來完成濾波器的硬件實現。FIR 濾波器主要是由乘加單元組成，如果按照直觀結構直接構造 FIR 濾波器會占用大量資源，這顯然是不經濟的。現提出一種利用FPGA 硬件實現濾波的 TOP-DOWN 結構圖，如圖3 所示。它采用串行結構實現硬件[4]即將輸入數據直接與其對應的濾 波系數相乘，但不需像並行結構中那樣，必須所有的數都相乘完才能相加，而是將前一級乘 積鎖存，直接與后一級乘積累加，這樣就可以極大地節約硬件資源，提高執行速度。FIR 數 字濾波器系統主要分為數據存儲和數據運算兩大模塊。數據存儲模塊主要功能是以時鍾去控 制片選信號和地址譯碼，在ROM 查找表中讀出與ROM 地址相對應的數據，即為濾波系數，並 將它與對應的輸入信號同步輸出至數據運算模塊。數據運算模塊主要功能就是完成輸入信號 與對應濾波系數的相乘和累加。

    4 結論

    由於FPGA 具有速率高，面積小，性能可靠等特點，成為數字濾波器工作在很高頻率上 的首先硬件實現方案。本文利用Matlab 設計了一個給定指標的適用於變采樣率FIR 濾波器， 並對它進行了FPGA 硬件實現。

    本文的創新點：提出一種基於FPGA 實現變采樣率FIR 數字濾波器的硬件實現方案，節 約了硬件資源，降低設計成本，具有實用價值。

• 基於DSP Builder的16階FIR濾波器實現

  • FIR數字濾波器在數字信號處理的各種應用中發揮着十分重要的作用，它能夠提供理想的線性相位響應，在整個頻帶上獲得常數群時延，從而得到零失真輸出信號，同時它可以采用十分簡單的算法予以實現。這些優點使FIR濾波器成為設計工程師的首選。在采用VHDL或VerilogHDL等硬件描述語言設計數字濾波器時。由於程序的編寫往往不能達到良好優化而使濾波器性能表現一般，而采用調試好的IP Core需要向Al-tera公司購買。在此，采用一種基於DSP Builder的FPGA設計方法，使FIR濾波器設計較為簡單易行，並能滿足設計要求。

    1 FIR濾波器介紹

    1．1 FIR濾波器原理

    對於一個FIR濾波器系統，它的沖激響應總是有限長的，最具體的FIR濾波器可用下式表示：

    式中：r是FIR濾波器的抽頭數；x(n-r)是延時，r個抽頭的輸入信號；b(r)是第r級抽頭數(單位脈沖響應)；M是濾波器的階數；y(n)表示濾波器的輸出序列。濾波器就是尋求一個可實現的系統函數H(z)，使其頻率響應H(ejω)滿足所希望得到的頻域信號，也可以用卷積的形式來表示：

    y(n)=z(n)*h(n)

    典型的直接I型FIR濾波器如圖1表示，其輸出序列y(n)滿足下式：

    1．2 設計要求

    數字濾波器實際上是一個采用有限精度算法實現的線性非時變離散系統。它的設計步驟是先根據需要確定其性能指標，設計一個系統函數h(n)逼近所需要的性能指標，濾波器的系數計算可以借助Matlab強大的計算功能和現成濾波器設計工具來完成，最后采用有限的精度算法實現。該系統的設計指標為：設計一個16階的低通濾波器，選模擬信號的采樣頻率Fs為5 kHz，要求信號的截止頻率Fc=1 kHz，輸入序列的位寬為9位(最寬位為符號位)。激勵源為幅值為27，頻率為800 Hz與1 600 Hz兩個信號的混頻信號。

    2 基於DSP Builder設計FIR濾波器

    2．1 DSP Builder介紹

    DSP Builder是美國Al-tera公司推出的一個面向DSP開發的系統級設計工具，它在QuartusⅡ設計環境中集成了Matlab和SimuIinkDSP開發軟件。以往使用的Matlab工具僅僅作為DSP算法的建模和基於純數學的仿真，其數學模型無法為硬件DSP應用系統直接產生實用的程序代碼，仿真測試的結果也往往是基於數學的算法結果。而以往的FPGA所需要的傳統基於硬件描述語言的設計因考慮了FPGA硬件的延時與VHDL遞歸算法的銜接，以及補碼運算和乘積結果截取等問題，所以相當繁瑣。而對於DSP Builder而言，它作為Matlab的一個Simulink工具箱，使得用FPGA設計的DSP系統完全可以通過Simulink的圖形化界面進行建模、系統級仿真。設計模型可直接向VHDL硬件描述語言轉換，並自動調用QuartusⅡ等EDA設計軟件，完成綜合、網表生成以及器件適配乃至FPGA的配置下載，使得系統描述與硬件實現有機地融合，充分體現了現代電子技術自動化開發的特點與優勢。

    2．2 FIR濾波器的設計

    2．2．1 FIR濾波器參數選取

    采用Matlab提供的濾波器專用設計工具FDAtool仿真設計的濾波器，可滿足要求的FIR濾波器幅頻特性，由於浮點小數在FPGA中實現得比較困難，且代價太大，因而需要將濾波器的系數和輸人數據轉化為整數，其中量化后的系統可以在Matlab主窗口中直接轉化，對於輸入數據，乘以28的增益用Altbus控制位寬轉化為整數輸入。

    2．2．2 FIR濾波器模型的建立

    根據FIR濾波器原理，可以利用FPGA來實現FIR濾波電路。DSP Builder設計流程的第一步是在Matlab／Simulink中進行設計輸入的，即在Matlab的Simulink環境中建立一個MDL模型文件，用圖形方式調用DSP Builder和其他Simulink庫中的圖形模塊，構成系統級或算法級設計框圖，如圖2所示。

    2．2．3 在Simulink中的仿真並生成VHDL代碼

    完成模型設計之后，可以先在Simulink中對模型進行仿真，可以通過Simulink中的示波器模塊查看各個步驟的中間結果。輸入信號采用800 Hz和1 600 Hz，幅值相同的兩個正弦信號的疊加。仿真結果如圖3所示。從仿真波形可以看出，通過濾波器之后，1 600 Hz的信號能夠被很好地濾除。

    雙擊SignalCompiler可對以上的設計模型進行分析，選擇相應的芯片，將以上設計模塊圖文件“翻譯”成VHDL語言。

    2．2．4 Modelsim的RTL仿真

    在Simulink中進行的仿真屬於系統驗證性質的，是對mdl文件進行的仿真，並沒有對生成的VHDL代碼進行仿真。事實上，生成VHDL描述的是RTL級的，是針對具體的硬件結構，而在Matlab的Simulink中的模型仿真是算法級的，兩者之間有可能存在軟件理解上的差異，轉化后的VHDL代碼實現可能與mdl模型描述的情況不完全相符。這就需要針對生成的RTL級VHDL代碼進行功能仿真，仿真結果如圖4所示。

    仿真結果說明，在Modelsim中仿真結果和Simulink里的仿真結果基本一致，該濾波器有較好的濾波效果。可以看出，輸入正弦波經過數字化過程以后，能夠在Modelsim中還原出模擬波形．符合設計的要求，可以在QLtortusⅡ的環境下進行硬件設計。

    2．2．5 濾波器在FPGA上的實現

    在QuartusⅡ環境中，打開DSP Builder建立的QuartusⅡ項目文件，在QuartusⅡ中再進行一次仿真，由此可以看到符合要求的時序波形。然后指定器件引腳，並進行編譯，最后下載到FPGA器件中，就可以對硬件進行測試，加上clok信號和使能信號，用信號發生器產生所要求的兩個不同頻率的正弦信號，就可以在示波器上看到濾波后的結果。需要設計不同的濾波器電路是僅修改FIR濾波器模型文件就可以實現，這樣不僅避免了繁瑣的VHDL語言編程，而且便於進行調整。

    3 結 語

    在利用FPGA進行數字濾波器開發時，采用DSPBuilder作為設計工具，能加快進度。當然，在實際應用中，受精度、速度和器件選擇方面的影響，可能對其轉化的VHDL進行進一步的優化。