在FPGA 设计中，很少进行细致全面的时序约束和分析，Fmax是最常见也往往是一个设计唯一的约束。这一方面是由FPGA的特殊结构决定的，另一方面也是由于缺乏好用的工具造成的。好的时序约束可以指导布局布 ...

建立时间和保持时间贯穿了整个时序分析过程。只要涉及到同步时序电路，那么必然有上升沿、下降沿采样，那么无法避免setup-time 和 hold-time这两个概念。本文内容相对独立于该系列其他文 ...

2. 定义时钟 2.1 关于时钟 为了获得最佳精度路径覆盖信息，必须正确定义时钟。 时钟要定义在时钟树的根 pin 或 port 上，称为 source point。 时钟的边缘应该由 ...

《Xilinx约束学习笔记》为自己阅读 Xilinx 官方 UG903 文档后的学习笔记，大多数为翻译得来，方便大家学习。 1 约束方法学 1.1 组织约束文件 Xilinx 建议将时序约束和物 ...

最近整理了一下时序约束的内容，顺便发出来分享记录一下。 任何硬件想要工作正常，均需满足建立和保持时间，至于这个概念不再陈述。 下面将重点介绍两个概念：建立余量和保持余量。FPGA内部进行时序分析无 ...

3. 时序概念 发现对于时序基础的介绍这一块，Intel 的文档竟然要比 Xilinx 的详细，因此引用了很多 Intel 的文档内容。 3.1 术语 发送沿（launch edge）， ...