在APB2协议中，定义了set up stage和access stage； 定义两个stage其实就相当于定义两个时钟周期。因为APB的slave通常来说对应peripheral的reg ...

1 模型分析 　　理解建立时间保持时间需要一个模型，如下图所示。 图：触发器时钟和数据模型 　　时钟沿到来时采样数据D，将采到的数据寄存下来，并输出到Q端，所以如果没有新的时钟沿到来，则Q ...

最近弄Zynq，不懂AXI协议Zynq很难玩儿的转。这些笔记主要攻克AXI中的一些难题。 所有的AXI4包含了5个不同的通道： (1)读/写地址通道（Read/Write ...

AHB2 支持多个Bus Master，例如有三个Master，有四个slave，但是同时只有一个Mater可以拿到Bus的访问权。所以，总线的使用权就需要Master去申请，也就需要一个仲裁 ...

一个简易的（不完整的）APB4 slave的可以没有PREADY和PSLVERR，这两个信号都被赋予常数，以及没有PPROT。 两种不同类型的寄存器： 图： 普通寄存 ...

　　通常同步电路由两种复位方式，即同步复位和异步复位。同步复位同步于寄存器的时钟域，异步复位则是立即自然地作用于寄存器，与其寄存器所在的时钟域之间没有确定的时序关系。同步化的异步复位是FPGA电路设计 ...

branch指令只有进入decode阶段，CPU才能知道是否跳转。Branch进入到ALU阶段，CPU才知道是否taken。 有什么方式可以降低这种flush掉没用的指令。CPU不知道会不会跳 ...

1 CRG的SPEC参考 1.1 时钟设计需求 　　（1）生成AHB时钟，APB时钟，RTC时钟；（2）AHB最高时钟频率为98MHz；（3）APB时钟为AHB同步时钟，且可以配置AHB时钟的1/ ...