最近开始学习vhdl, 发现vscode上关于Verilog的插件很多, 但是VHDL的却很少, 尤其是引入外部语法检查的插件很难找, 之前找到vhdl-linter, 但是不知道为什么没有效果. 最近又发现了一个,虽然一开始也不能用, 但是开发者维护的挺勤的, 反馈了一下很快就修复 ...

本文主要介绍HDL语言中常用的逻辑强度模型,并且以Verilog示例为主,最后介绍VHDL中常用的各种逻辑值系统.Verilog中提供了大量的模型用于模拟具体的硬件电路,例如and,or,nmos等,同时为了更加精确的模拟具体的电路信号强弱变化情况、信号的传输、充放电等行为,依据信号的逻辑强度模型 ...

移位寄存器是一种常用的存储元件，此处由D触发器构成，如下图所示。 当时钟边沿到来时，存储在移位寄存器的数据朝一个方向移动一个BIT位。 移位寄存器的功能主要为：串并转换，并串转换和同步延迟。 vhdl代码如下： Testbench编写： 自动仿真.do文件 ...

1.概述  一个vhdl描述可能包括多个设计实体, 每个实体又可能包括多个结构体. 配置语句configuration就是用来在仿真/综合时指定使用哪些实体和结构体的.  配置语句完成两件事:   i. 指定每个组件实例(component instance)中替换的设计实体.(就像将一块不同于 ...

摘要：这是第一篇关于VHDL的程序，去年学过FPGA大约2星期。因为自己的态度问题，没有认真学起，哎 导致现在重新学习，真是花费好多时间。 因此在这里我将记录自己学习FPGA的过程，牢记！ 2016-01-15 21:15:44 max31855------冷端补偿热电偶至输出 ...