verilog中timescale

1. `timescale `timescale是Verilog中的预编译指令，指定位于它后边的module的时间单位和时间精度，直到遇到新的`timescale指令或者`resetall指令。它的语法如下： 假如我们延时x个时间单位，那延时的总时间time = x ...