1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其 ...

1. `timescale `timescale是Verilog中的预编译指令，指定位于它后边的module的时间单位和时间精度，直到遇到新的`timescale指令或者`resetall指令。它的 ...

1、->运算符 expression_a->expression_b其实等效于(!expression_a || expression_b)，systemverilog中利用 || 运算 ...

截位（rnd/prnd/floor）:都是去掉低位数据的操作（去掉低位低精度的数据，或者说小数位，降低数据的精度） 饱和（sat/sym_sat）:都是去掉高位数据的操作，（去掉无符号数高位的0 ...