RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过，HDL语言有五个层次：系统级，行为级，RTL级，门级，晶体管级。而我们主要也是在R ...

Verilog描述方法与层次 Verilog语言有多种描述方法，这些方法也可以在多个层次上来描述硬件。 描述方式 在上一篇当中已经引入过数据流描述、行为描述、结构化描述这三种描述的方式的概念，本 ...

网上一个能用的也没有，自己写一个把。 1.计算原理： 整数部分 网上找到了一个c语言的计算方法如下： 用matlab测试了一下，得到的结果是一个log2的整数部分 小数部分 ...

Verilog 语言基础 三种描述方式 1.数据流描述 通常指采用assign语句进行连续赋值(continous assignment)，连续赋值意味着输入的变化会立即导致输出的变化，这正是组合 ...

基于FPGA的Digital_clock的设计与实现 一、设计要求 1.正常显示功能 四位数码管显示当前时间、日期以及闹钟时间。对于时间（当前时间、闹钟时间）来说，数码管的前两位显示小时，后两位 ...

一般性的指导原则 总的来说，RTL级的评判标准有许多，从时序、面积到功耗等等，都是非常重要的指标。但是这里只介绍一般性的指导原则。 1.面积和速度的平衡互换原则，这两者的目标是对立统一的关系，相互制 ...