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Verilog整理笔记之FIFO篇

  我想大家都知道,队列是计算机系统中一种比较基本的数据结构。作为队列中的一种,先进先出的FIFO是一种比较常用的存储器单元。FIFO通常有读允许端口、写允许端口、数据输入端口、数据输出端口、FIFO ...

Thu Feb 23 06:56:00 CST 2012 2 29917
Verilog整理笔记之SRAM篇

  静态数据存储器SRAM是存储数据比较重要的器件,它由锁存器阵列构成。SRAM外部接口包括片选端口,读允许端口,写允许端口,地址端口,数据输出端口,数据输入端口。在读写数据时,SRAM根据地址信号, ...

Wed Feb 22 07:10:00 CST 2012 0 10381
Verilog整理笔记之ROM篇

  只读存储器ROM一种是具有n个输入m个输出的组合逻辑电路,说白了,其基本结构也就是有0——(n-1)个输入地址信号,0——(m-1)个数据输出。换句话说,只读存储器ROM就是一个“存储”了n输入、 ...

Tue Feb 21 07:23:00 CST 2012 0 9386
基于Verilog语言的伪随机码的编写(原创)

编写之初,笔者并没有太大的自信,因为笔者对伪随机码并没有太多的认识。但老师有命,笔者不得不进行编写,同时笔者也特别希望能有个项目来锻炼自己。 笔者在开始编写的时候,首先上网查了很多的资料,对伪随机码 ...

Mon Jan 02 04:51:00 CST 2012 2 3630

 
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