Spyglass工具有五大模块： lint, CDC(多时钟域检查), LP（低功耗)，Constraint(约束)，DFT(可测试性)。 一，在RTL层面上预估芯片性能，从而引导设计人员开发出更 ...

作为 Synopsys FPGA 设计解决方案的一部分，Synplify FPGA 综合软件是实现高性能、高性价比的 FPGA 设计的行业标准。 其独特的行为提取综合技术 (Behav ...

1 什么是后仿真？ 后仿真也成为时序仿真，门级仿真，在芯片布局布线后将时序文件SDF反标到网标文件上，针对带有时序信息的网标仿真称为后仿真。 2 后仿真是用来干嘛的？ 检查电路中的timi ...

tb_top是整个UVM验证平台的最顶层；tb_top中例化dut，提供时钟和复位信号，定义接口以及设置driver和monitor的virual interface，在intia ...

Vivado 设计套件包括高度集成的设计环境和新一代从系统到 IC 级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP ...

标准延迟格式（英语：Standard Delay Format, SDF）是电气电子工程师学会关于集成电路设计中时序描述的标准表达格式。在整个设计流程中，标准延迟格式有着重要的应用，例如静态时序分析和 ...

估计面试的时候都会让大家解释一下建立时间和保持时间，几乎所有人都能背出来。建立时间（setup time）：时钟的有效沿到来之前数据必须提前稳定的时间。保持时间（hold time）：时钟有效沿到来之 ...

FPGA验证在SOC设计非常重要，一般而言，做一些RAM和FIFO的替换以及相应代码转换。具体分下面几步： 1 替换RAM，FIFO和时钟 RAM和FIFO控制器需要RAM的接口都放在了设计顶层， ...

从刚接触System Verilog以及后来的VMM，OVM，UVM已经有很多年了，随着电子工业的逐步发展，国内对验证人才的需求也会急剧增加，这从各大招聘网站贴出的职位上也可以看出来，不少朋友可能想尽 ...

1 What is Chisel? Chisel（Constructing Hardware In a Scala Embedded Language）是一种嵌入在 ...