Verilog RTL优化策略（一）：推荐使用assign语法替代if-else和case语法
参考 《手把手教你设计CPU——RISC-V处理器篇》 先给出不用if-else和case的原因 Verilog中的if-else和case语法存在两大缺点： 不能传播不定态X； 会产生优先级的选择电路而非并行选择电路，从而不利于时序 ...
原文：Verilog_case和if-else的综合
if else语句 if else语句所表达的电路逻辑语义具有串行性，也就是说生成的数字逻辑电路要在逻辑上满足if else所表达的先后判断优先性语义。 if else语句在综合时会生成纯组合逻辑和带latch的时序逻辑。 例 ：纯组合逻辑的生成 if语句的纯组合逻辑的生成的充要条件是不会出现无else配对的if语句，因为缺失else配对的if语句会隐含保持值原来的不变，会引入latch。 例 ： ...
2019-11-08 20:49 0 816 推荐指数：
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