[Vivado] 用ILA采集低速信号
Low frequency debug with ILA cores and Logic Analyzer in Vivado need a slow clock for ILA 问题 FPGA驱动AD7606进行信号采集，想用ILA看看采回来的信号是多少，奈何主时钟是50 ...
原文：Vivado抓取信号
作者：桂。 时间： : : 链接：www.cnblogs.com xingshansi p .html 前言 FPGA调试需要抓取特定信号，一个直观的思路是：保存抓取的信号，事后分析 或者 导出实测数据，用作后续算法仿真验证。 本文简要记录数据的导出及读取。 一 信号导出 把想要观测的信号线加入在线逻辑分析仪中。 上板测试，trigger到想要的实时数据，用一句TCL语句保存为ila格式的文件，那 ...
2018-05-03 21:27 0 2068 推荐指数：
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