用Sublime Text搭建简易IDE编写Verilog代码
前言 Verilog是一种硬件描述语言（HDL），该语言在Windows上有集成开发环境可以使用，如ModelSim，但ModelSim的编辑器不太好用因此笔者萌生了用Sublime Text3来编写Verilog的想法。下面我们将围绕着Sublime Text3搭建起一个简易的IDE， 我将尽 ...
原文：sublime text的verilog插件——verilog automatic
这是我自己写的一个插件，可以自动生成模块端口，自动模块实例化 需要ctags支持 ，自动加入实例化接口，加入文件头，可以通过 packagecontrol安装 搜verilogautomatic即可 ，github地址：https: github.com Tian Changsong Verilog Automatic，欢迎大家使用和反馈。 ...
2013-05-06 12:20 1 6967 推荐指数：
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sublime Text 几款插件
留着自已以后用：http://blog.csdn.net/nivana999/article/details/7823805 1、sublime text实现vim命令格式（Vintage插件是自带的插件，默认是忽略掉的） 选择，setting user下，添加一条命令 ...
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