LVPECL:(low voltage positive emitter couped logic) ECL:发射极耦合逻辑是数字逻辑的一种非饱和形式(简称ECL)，它可以消除影响速度特性的晶体管存储时间，因而能实现高速运行。发射极耦合是指电路内的差动放大器以发射极相连接，使差动放大器的输入阻抗高、电压增益大电路的输出部分为射极跟随器，以便恢复逻辑电平，降低输出阻抗，因而整个电路扇出容量大，驱动后续电路的能力强。当前在科学研究以及应用技术中要求数据获取的速度越来越快，数据的容量也越来越大，因而高速逻辑以及寄存单元都由发射极合逻辑构成.
PECL:PECL，指的是正射极耦合逻辑电平。 在电子技术中，PECL代表正射极耦合逻辑电平。如果省掉ECL电路中的负电源，采用正电源的系统(+5 V)，可将VCC接到正电源而VEE接到零点。这样的电平通常被称为PECL（Positive Emitter Coupled Logic）。如果采用+3.3 V供电，则称为LVPECL。
PECL：
VCC=5V
VOH=4.12V，VOL=3.28V
VIH=3.78V，VIL=3.64V
LVPECL：
VCC=3.3V
VOH=2.42V，VOL=1.58V
VIH=2.06V，VIL=1.94V
1 LVDS信号介绍 Low Voltage Differential Signaling，低电压差分信号。
LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
①LVDS信号传输的组成
LVDS信号传输组成图
LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。差分信号互联器：包括连接线（电缆或者PCB走线），终端匹配电阻。终端电阻R为100欧。
② LVDS信号电平特性
LVDS接口的偏置电压为1.2V，提供350mV的摆幅。如下图，LVDS驱动器由一个驱动差分线对的电流源组成，通常电流为3.5mA），在差分线上改变方向来表示 0 和 1。LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV 的电压。电流源为恒流特性，大小为3.5mA,终端电阻在100-120欧姆之间，则电压摆动幅度为：350mV---420mV 。
由于LVDS信号电平变化在0.85-1.55V之间，其由逻辑低电平到逻辑高电平变化的时间比TTL电平要快得多，所以LVDS更适合用于传输高速变化信号。其低压低电流，噪声低功耗也低。 多用于板内信号传输。
LVDS使用注意:速率可以最快可达到600M以上，对PCB布线要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
③ 差分信号抗噪特性
从差分信号传输线路上可以看出，若是线路没有干扰的理想情况下，在发送侧可以形象理解为：IN=（IN+）-（IN-）, 在接收侧可以理解为：OUT=(IN+)-(IN-), 所以：OUT=IN。而在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，在发送侧仍然是：IN=（IN+）-（IN-）线路传输干扰同时存在于差分对上，假设干扰为K，则接收则：[(IN+)+K]-[(IN-)-q]=(IN+)-(IN-)=OUT,所以：OUT=IN,噪声可以被抑止掉。上述分析可以形象的理解差分方式抑止噪声的能力。
LVDS接收器可以承受至少±1V地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，由于地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，因此这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+2.4V。
注：抑止共模噪声是DS（差分信号）的共同特性，如RS485,RS422电平，采用差分平衡传输，由于其电平幅度大，更不容易受干扰，适合工业现场不太恶劣环境下通讯
2 LVPECL 信号
LVPECL的典型输出为一对差分信号，他们的射极通过一个电流源接地。这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。50欧姆电阻一头接输出，一端接VCC-2V。在射级输出级电平为VCC-1.3V。这样50欧姆的电阻两端电势差为0.7V，电流为14mA。PECL 结构的输入阻抗高、输出阻抗很低（典型值为 4~5 Ω），因此它有很强的驱动能力。
LVPECL信号传输速度快，很容易达到几百M的应用，最高可到10G以上。而且驱动能力强，一般可用在背板传输和长线缆传输上。相对LVDS而言，噪声容限低，功耗大。
用于时钟的 LVPECL：直流匹配时用 130 欧上拉，同时用 82 欧下拉；交流匹配时用82 欧上拉，同时用 130 欧下拉。但两种方式工作后直流电平都在 1.95V 左右。
3 信号之间的转换
LVPECL到LVPECL的连接
交流耦合下的匹配电路
图（a）中，LVPECL 的输出共模电压需固定在 Vcc-1.3V，在选择直流偏置电阻时，仅需该电阻能够提供14mA 到地的通路，这样 R1=（Vcc-1.3V）/14mA。在 3.3V 供电时，R1=142Ω。然而这种方式给出的交流负载阻抗低于 50Ω。图（b）为匹配电路的一种改进结构，在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近 50Ω。
R1 和 R2 的选择应考虑如下几点：（1）PECL 输入直流偏压应固定在 Vcc-1.3V；（2）输入阻抗应等于传输线阻抗；（3）低功耗；（4）外围器件少。
图（a）中，R2和R3选择应满足如下条件：
求解得到R2=82Ω，R3=130Ω。但是因为阻抗不匹配，所以功耗较大。
图（b）中，R2和R3选择应满足如下条件：
求解得到R2=2.7KΩ，R3=4.3KΩ。
LVDS到LVDS之间的连接
因为 LVDS 的输入与输出都是内匹配的，所以 LVDS 间的连接可以如下图。
LVDS到LVDS
LVPECL到LVDS的转换
交流耦合下，在LVPECL驱动器输出端向GND放置一个150Ω电阻(原因是需要维持共模电压VCC-1.3V，到地电流需要14mA，VCC为3.3V，则电阻大概在150欧姆左右)，对于开路发射极提供直流偏置以及到GND的直流电流路径至关重要。为了将800mV LVPECL摆幅衰减到325 mV LVDS摆幅，必须在150Ω电阻器之后放置一个70Ω的衰减电阻。应在LVDS接收器前面放置一个10nF交流耦合电容，以阻止来自LVPECL驱动器的直流电平。LVDS输入需要重新偏置，可以通过向GND放置8.7KΩ电阻连接到3.3V和5KΩ电阻到GND来实现LVDS接收器输入共模的1.2V直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻，则不需要外部100Ω电阻。
LVPECL到LVDS的转换
LVDS到LVPECL的转换
LVDS到LVPECL的转换