模块端口输出不能到REG寄存器,[Synth 8-685] variable 'reg_clkd1m2_rx_lvds_clock' should not be used in output port connection ["E:/PJ/2021_8_13/top_2k4k_v1/gsv_7a15/gsv_7a15.srcs/sources_1/new/rx_lvds_8bit.v":232]


 

模块端口输出不能到REG寄存器,wire变量可以在always 语句中做右值,但左值只能是REG型,

 


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