使用Verilog描述RTL图

本文转载自查看原文 2019-04-08 18:34 1295 eda/ modulesim/ quartus

分别用两种方式表达此电路：
1）在一个模块中用两个过程来表达；
2）用顶层文件和例化语句的形式来表达。
给出下面RTL图的verilog描述。
1）纯过程语句描述
2）纯连续赋值语句描述

两个过程

顶层文件和例化语句

纯过程语句描述

纯连续赋值语句描述

RTL Viewer

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