Verilog语言可以有多种方式来描述硬件，同时，使用这些描述方式，又可以在多个抽象层次上设计硬件，这是Verilog语言的重要特征。 　　在Verilog语言中，有以下3种最基本的描述方式： 数据流描述：采用assign连续赋值语句 行为描述：使用always ...

verilog RTL code example 以下是学习verilog语法的例子 verilog testbench 编写 waveform 展示 ...

参考 　　《手把手教你设计CPU——RISC-V处理器篇》 先给出不用if-else和case的原因 　　Verilog中的if-else和case语法存在两大缺点： 不能传播不定态X； 会产生优先级的选择电路而非并行选择电路，从而不利于时序 ...

前言 门级建模比较接近电路底层,设计时主要考虑使用到了哪些门,然后按照一定的顺序连接线组成一个大的电路,所以注重的是门的使用,关键的语法在于门的实例化引用。 一个完整的门级描述实例一般包含模块定义、端口声明,内部连线声明,门级调用等几个部分。 我们按照例子进行分析： 点击查看代码 ...

前言 在数据流级描述中已经将硬件建模从比较底层的门级结构提升到了数据流级。但数据流级描述除了个别语句外,主要的部分还是使用操作符来描述电路的逻辑操作或者计算公式,没有实现真正意义上的功能描述。行为级描述则可以实现从抽象层次更高的级别来描述功能电路。 initial与always语句 ...

之前的两篇博文讨论了同步FIFO的设计和验证，其读写时钟时相同的单一时钟，应用范围有限。 在实际的系统中，经常会遇到多个时钟域传输数据的情况，此时需要数据在跨时钟域上实现无缝传输，且不能有毛刺出现。 ...

Verilog描述方法与层次 Verilog语言有多种描述方法，这些方法也可以在多个层次上来描述硬件。 描述方式 在上一篇当中已经引入过数据流描述、行为描述、结构化描述这三种描述的方式的概念，本篇将继续深入说明这三种描述方式。 数据流描述 1.数据流 ：组合逻辑电路的信号传输其实就类似于 ...

前言 当电路比较简单时，我们可以通过门电路的方式实现相应的功能，当电路规模变大时,如果仅使用门级描述依次完成所有逻辑门的实例化,建模工作就变得非常烦琐而且容易出错。这就要求设计者能够从更高的抽象层次对硬件电路进行描述建模。 数据流级描述便是抽象层次描述的一种。它从数据流动的角度来描述整个 ...