Verilog中parameter（参数）与define（宏定义）的区别

本文转载自查看原文 2016-02-20 11:51 4782 FPGA/ Verilog

语句格式

parameter xx=yy; (有分号)

’define xx yy (无分号)

作用范围

参数是局部的，只在其定义的模块内部起作用，而宏定义对同时编译的多个文件起作用。即使在某一个模块内部指定的宏定义，在编译过程中仍旧对多个文件起作用，直至遇到重新定义为止。

状态机环境下

状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用parameter 则不会造成任何不良影响。

免责声明！

本站转载的文章为个人学习借鉴使用，本站对版权不负任何法律责任。如果侵犯了您的隐私权益，请联系本站邮箱yoyou2525@163.com删除。

猜您在找 [转]Verilog 中 define parameter localparam的区别 Verilog中宏定义`define的使用 verilog中定义的parameter参数的引用 <转>Verilog HDL宏定义define Verilog基础知识0（`define、parameter、localparam三者的区别及举例）宏定义（#define）和常量（const）的区别 const（常量）和#define（宏定义）区别 C++ 宏定义#define 中##的使用 #define宏定义中## #@ # \ 符号使用 C++/C 宏定义（define）中# ## 的含义宏拼接