PCIE_DMA實例五：基於XILINX XDMA的PCIE高速采集卡 一：前言 這一年關於PCIE高速采集卡的業務量激增，究其原因，發現百度“xilinx pcie dma”，出來的都是本人的博客。前期的博文主要以教程為主，教大家如何理解PCIE協議以及如何正確使用PCIE相關的IP核 ...

一：前言 很多和我一樣初學pcie的硬件工程師都會遇到這樣一個問題，看了不少pcie相關的資料，還是搞不清這玩意兒到底該怎么用。於是我們打開ISE的core_generator工具，生成了一個pcie的ip核，用modelsim仿真一下example design，仔細分析一下，好像對協議部分 ...

一：前言 好久沒寫博客了，前段時間有個朋友加微信請教關於PCIe的一些學習方法。本人也不是專家，只是略知一些皮毛。對於大家反饋的問題未必能一一解答，但一定知無不言。以后我會常來博客園看看，大家可以把問題直接在評論區提出來。這篇博客是應部分網友的要求寫的，Xilinx升級到7系列后，原來的pcie ...

第一步：打驅動 　　在設備管理器中找到PCI內存設備，更新驅動程序 XDMA_Driver（整個文件夾），電腦調成測試模式 　　 打完驅動斷電重啟后會出現XDMA設備 第二步：找設備 ...

PCIE的REFCLK一般由外部提供，Downstream/Upstream Component通過assert CLKREQ#來請求REFCLK。 在PCIE3.0，Upstream Port可以在L1/ASPM L1以及L2/3狀態，de-assert CLKREQ#，但其他狀態需要 ...

關於de-emphasis的具體內容可以參考這篇文章：http://blog.chinaaet.com/justlxy/p/5100053544 當數字傳輸速率越來越高的時候，數據間隔單元(UI)變 ...

128B/130B是指在128bit前面加上2bit的sync header來組成130bit的block.sync header可以用來指示該block為data block(10b)或Order ...

在Configuration狀態, link和lane數目切換過程由Downstream端口發起，而Upstream端口不會主動發起，只作為回應。 Link number協商過程： 1. Down ...

我們知道PLL可以輸出一個幾倍或幾十倍參考時鍾的時鍾，這是怎么做到的呢？ 原來PLL里面的VCO在電壓控制下可以輸出一定范圍內的各種各樣頻率的時鍾，但VCO並不穩定，所以需要有參考時鍾和反饋環路來控 ...

link第一次切換至8GT/s時，必須進行equalization。 link兩端設備在初始化協商時，通過TS1/TS2廣播對8GT/s的支持。 進入L0后，不管當前的速率是多少，如果需要equa ...