verilog之wire和reg
verilog之wire和reg 1、區別 wire為線，reg為寄存器。至少初期這兩個名詞的意思是這樣的。wire在電路設計中指代的就是某個點的邏輯值，而reg則指代某個寄存器輸出的邏輯值。這個理解可以覆蓋大部分的使用。而不在這一范圍內的就是使用always寫組合邏輯。這時的reg具備 ...
原文：數字邏輯實踐5->Verilog語法 | wire 與 reg 的選擇與特性總結
問題起因：最初學習數字邏輯設計理論的時候還沒有注意到，在實驗課上寫代碼的時候發現了一個問題： 對於源碼模塊的變量定義，何時定義為reg 何時定義為wire 它們各自又有什么特性和物理意義 . wire wire是網絡數據類型的關鍵字。 網絡數據類型表示結構實體 例如門 之間的物理連接 線 。網絡類型的變量不能儲存值。 語言特性 wire型數據常用來表示用於 結構化定義 assign為代表的連續賦值 ...
2021-11-28 18:34 0 835 推薦指數：
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